57. Регістри

Р. наз последовательностное ус-во предназначенное для записи хранения “и”(”или”) сдвига инф-ции представлен в виде многоразрядного двоичного кода.

В соответствии с определением регистр может выполнять след. микроопер. над кодовыми словами:

1) установка в о-е состояние (запись о-го кода)

2) Запись вх. операц. в последоват форме.

3) Запись вх. операц. в параллельн. форме

4)Хранение инф-ции. Сдвиг инф-ции вправо или влево

5)Выдача хранимой инф-ции в последоват.форме

6)Выдача хранимой инф-ции в параллельн. форме

Любой N-разрядный регистр состоит из N-однотипных ячеек- разрядных схем.

Выход. сигнал каждой из них ассоциируется с весовым коэф. соответств. разряда 2-го кода.

При этом каждая разрядная схема как любое последовательностное устр-во сост. из триггерной подсистемы (элемент памяти и некоторой комбинационной схемы) преобраз. входное воздействие и состояние триггерной подсистемы в выходной сигнал регистра. Регистры могут быть классифицированы по различн. признакам, основн.из которых выделяем по способу приема информации :

- параллельные (статические), в которых информация записывается и считывается только в параллельной форме.

- последовательные(сдвигающие), в которых инф-ция записывается и считывается только в последовательной форме.

- последовательно-параллельные, в которых инф-ция запис-ся. и счит-ся как в параллельной, так и в последовательн. форме.

по числу каналов передачи инф-ии:

- парафазные, в которых инф-ция запис-ся и счит-ся в прямом Q и Ô коде.

- однофазные, в которых инф-ция запис. и счит-ся либо в прямом Q либо в обратном Ô.

По способу тактирования:

- однотактные, управляемые только одной управляющей последовательностью импульсов

- многотактные, управляемые несколькими управляющими последовательностями импульсов.

Параллельные регистры.

Применяются для установки в 0-ое состояние ,запись инф-ции, хранение и выдача в параллельной форме , поэтому образующие его разрядные схемы не связаны между собой. Параллельный регистр содержит Nтриггеров , входы синхронизации кот. объединены между собой.

Информация подается. в прямом или в обратном кодах, а с выходов Q_n-1 ..Q₀ снимается только в обратном коде.

Следовательно, это однотактный регистр с парафазными входами и однофазным инверсным выходом.

Запись инф-ции в такой регистр выполняется за один такт синхронизации.

Если для записи в данном регистре использовать только прямой или только обратный код, то запись инф-ции осуществляется за два такта синхронизации.

По 1-ому необходимо сбросить или установить все триггеры в регистр (подача на соответствующие входы активного логического ур-ня) а по 2-ому - записать в регистр новую инф-цию.

Если в данной струк-ре RS-триггеры заменить на D-триггеры, получим 1-тактный регистр с однофазным входом.

Быстродействие такого регистра при использовании однофазного входного сигнала будет в 2 раза выше, т.к. для записи инф-ции необходимо только 1 импульс синхронизации.

Условно-графич. изображение регистра

Разрядн. схема параллельного регистра реализ. запись .

При S₀ = 1, S₁=0 триггер разрядной схемы будет записывать значение сигнала Х

При S₁= 1 - значение сигнала У. Используя такие разрядные схемы, строят многотактные параллельные регистры.

Сдвигающий регистр

является, как правило, универсальным и может выполнять все доступные для регистров микрооперации.

Для этого разрядные схемы, входящие в его состав, соединяют между собой.

Пример однотактного сдвигающего регистра с возможностью параллельной записи инф-ции покажем на рис. Для упрощения покажем только 2 структурные схемы сдвигающего регистра

Условно-графическое обозначение сдвигающего регистра .

s/p –определяет выбор режима работы регистра (можно управлять переключением этого регистра)

Выбор режима работы регистра определяется значением сигнала на входе s/p. При сигнале s/p = 0, элемент ДД1, формируя на своем выходе сигнал логич. «1», независимо от сигнала синхронизации, поданного на вход S, блокирует синхронное переключение триггеров разрядной схемы.

Одновременно выходн. сигнал инвертора ДД2 преобразует элементы ДД3,ДД5 в инверторы и сигнал, присутств. на входах, параллельно записи инф-ции Д1 переписыв. в триггеры разрядной схемы.

Элементы ДД; и ДД6 в данном режиме также работают как инверторы, предотвращая возможность одновременной подачи на асинхронные входы R и S –триггеров 2-х активных логических уровней.

Если s/p =1, параллельная запись становится невозможной, т.к.логические элементы ДД4, ДД3, ДД5 и ДД6 независимо от сигнала на входах параллельно записи Д формируют на асинхронных входах R и S –триггеров пассивные логические уровни. Одновременно элемент ДД1 «и-не» превращается в инвертор и по фронту импульса синхронизации инф-ция со входа V – это вх. последовательной подачи инф-ции – записывается в триггер перворазрядной схемы s-регистр, и с выхода первой разрядной схемы регистр подает на 2-й вход.

Триггер 2-ой разрядн. схемы переписывает инф-цию с 1-ой разрядной схемы , и т.д. Регистр выполняет прием инф-ции в последоват. виде и сдвиг ранее записанной в неё инф-ции происходит влево из младшего разряда в старший.

Если регистр выполняет операцию сдвига инф-ции вправо из старшего разряда в младший, то на его условном обозначении стрелка указана влево. Если стрелка указывает, что регистр явл-ся реверсивным и направление сдвига инф-ции определяется управляющим сигналом. Схема технически этого добивается введением в разрядные схемы дополнит. элементов 2х2 «и-или-не». Причем эти элементы используют как мультиплексоры изменения направления передачи сигнала.

При S=1 вх. и вых. разрядных схем соединяют так, чтобы выполнить сдвиг инф-ции влево. При S=0 инф-ция сдвигается вправо.

В сдвигающих регистрах используются только 2-х ступенчатые триггеры или триггеры с динамическим управлением. Это гарантирует сдвиг инф-ции на 1 разряд по каждому импульсу синхронизации . При использовании других триггеров за 1 импульс синхронизации инф-ция может быть сдвинута на несколько разрядов, и инф-ция может передаваться последовательно от триггера к триггеру.

Условно-графическое обозначение