7.4. Побудова паралельного конвеєрного арифметичного пристрою

Наступною сходинкою розвитку теорії побудови, архітектури та функціональних можливостей операційних засобів k-значних просторових структур є методи створення арифметичних процесорів типу обчислювачів степеневих поліномів, які, власне, і завершують сформульовану ще Н. Вінером [188] проблему створення апаратних засобів високошвидкісних обчислювальних систем. Як основу для побудови й реалізації поліномного швидкодіючого обчислювача, що реалізує функції (7.1) – (7.4), створено варіант паралельного конвеєрного арифметичного пристрою (АП) [182], функціональну схему якого наведено на рис. 7.8.

АП містить перший буферний регістр 1, регістр 2 аргумента і другий буферний регістр 3. Входи 4–4 першого коефіцієнта підключені до входів регістра 1, 5₁–5_m аргумента – до встановлюючих входів регістра 2, а входи 6₁–6_m другого коефіцієнта до встановлюючих входів регістра 3. До складу пристрою також входять регістр 7 проміжного результату, перший комутатор 8, другий комутатор

Рис. 7.8. Функціональна схема арифметичного пристрою

9, блок 10 множення і підсумовувач 11, виходи якого є виходами 12₁ – 12_m пристрою, і до них підключені входи регістра 7.

До керуючого входу комутатора 8 під’єднаний вхід 13 керування, а до керуючого входу комутатора 9 – другий вхід 14 керування. Виходи регістра 1 з’єднані з першою групою входів комутатора 8, виходи якого підключені до першої групи входів підсумовувача 11, друга група входів підсумовувача 11 з’єднана з виходами блока 10 множення, перша група входів якого підключена до виходів регістра 2, а друга група входів – до виходів комутатора 9. Перша група входів комутатора 9 з’єднана з виходами регістра 3, а друга група входів комутатора 8 до виходів регістра 7.

Регістри 1, 2, 3 та 7 є m-розрядними регістрами (де m – розрядність операндів, що надходять) із паралельним записом і видачею інформації. Входи керування записом інформації в ці регістри на рис. 7.8 не наведені, але безумовно необхідні й присутні в реальному пристрої для синхронізації роботи в складі надвисокошвидкісних сучасних ОС.

Блок 10 множення призначений для перемноження m-розрядних двійкових операндів. Підсумовувач 11 – це m-розрядний паралельний підсумовувач комбінаційного типу. Він може працювати в одному з трьох режимів, що задаються потенційними логічними сигналами на входах 13 і 14 пристрою.

Режими роботи АП наведено в табл. 7.3, де прийнято такі позначення: S_i та S_n – результати обчислень; В_і, А_і – коефіцієнти полінома першого степеня; Х_i – біжучий аргумент.

Таблиця 7.3

Таблиця режимів роботи арифметичного пристрою

Режим роботи	Входи		Обчислювана функція
	13	14
1	0	0	;
2	1	0	;
3	0	1

Крім зазначених у табл. 7.3 режимів, можливий такий варіант обчислення полінома:

, (7.8)

якщо , аналогічно до режиму 3 реалізується алгоритм (схема) Горнера.

Опишемо роботу АП в усіх трьох режимах.

Для задання режиму 1 на входах 13 та 14 встановлюють потенційні сигнали рівня логічного «0». Комутатори 8 і 9 згідно з цими сигналами підключають до виходів перші групи своїх входів. Таким чином, виходи регістра 1 через комутатор 8 підключаються до першої групи входів підсумовувача 11, а виходи регістра 3 – до першої групи входів блока 10 множення через комутатор 9. Регістри 1, 2 і 3 встановлюються в нульовий стан.

На входи 4₁–4_m, 5₁–5_m, 6₁–6_m надходять двійкові коди величини, відповідно, першого коефіцієнта В_і, аргумента Х_і та другого коефіцієнта А_і. Зазначені величини, відповідно, записуються в регістри 1, 2 і 3, що здійснюється при кожному і-му синхронізуючому сигналі, який надходить на входи дозволу запису інформації регістрів. Після приймання інформації в регістри пристрою блок 10 множення формує добуток А_іХ_і, старші m розрядів якого надходять на входи підсумовувача 11. Останній здійснює обчислення суми , яка в даному режимі є кінцевим результатом на виходах 12₁–12_m пристрою. Перед початком роботи пристрою в режимі 2 регістри 2, 3 і 7 встановлюються в нульовий стан, а на вхід 13 подається потенціал рівня логічної «1», на вході 14 залишається сигнал рівня логічного «0». Сигнал логічної «1» і переключає комутатор 8 таким чином, що виходи регістра 7 підключаються до входів підсумовувача 11.

Робота пристрою в цьому режимі починається з моменту надходження сигналів на входи дозволу запису інформації регістрів 2, 3 і 7. У регістр 2 із входів 5₁–5_m надходить величина Х_і, а зі входів 6₁–6_m у регістр 3 – величина А_i. Після приймання величин у регістри 2 і 3, блок 10 множення здійснює перемноження даних, що містяться в цих регістрах, і формує на своїх виходах m-розрядний двійковий код добутку А_iХ_i. Підсумовувач 11 виконує додавання двійкових кодів на виходах блока 10 множення і регістра 7, причому результат цього додавання згідно з кожним і-тим синхронізуючим сигналом записується в регістр 7. Таким чином, після n тактів обчислень на виходах 12₁–12_m АП формується величина:

. (7.9)

При обчисленнях у режимі 3 перед початком роботи АП здійснюється встановлення в нульовий стан регістрів 1, 2 і 7. Крім того, на вході 13 встановлюється сигнал рівня логічного нуля, а на вході 14 – потенційний сигнал рівня логічної «1». Цими сигналами забезпечується підключення регістра 1 через комутатор 8 до входів підсумовувача 11 і виходів регістра 7 через комутатор 9 до входів блока 10 множення. Обчислена сума згідно з кожним і-тим синхронізуючим сигналом записується в регістр 7. Після виконання обчислень на виходах 12₁–12_m пристрою отримуємо величину S_n, що відповідає третьому режиму обчислень (див. табл. 7.3).

У режимі 3 пристроєм також реалізується алгоритм Горнера. Тому, якщо на входах 5₁–5_m величина аргумента Х не змінюється від такту до такту (Х₁ = Х₂ = ... = Х_{n – 1} = Х_n = Х), то після виконання (n + 1)-го такту обчислень на виходах 12₁– 12_m буде одержано значення полінома n-го степеня. При цьому час, затрачений на обчислення, t = (n + 1) (t_п + t_с), де t_п – час проходження сигналів через пристрій, t_с – тривалість синхросигналу.

Реалізація АП на ІС середньої міри інтеграції серії К531 (ТТЛШ) для розрядності операнда А – 12 бітів, операнда В – 12 бітів, аргумента Х – 8 бітів і розрядності результату S_n – 12 бітів, а також значеннях параметрів синхросигналів: тривалість синхроімпульсу – 20–40 нс, період слідування – 80 нс забезпечує продуктивність порядку 12–2510⁶ оп/с. Затримка конвеєра – 400 нс, точність (абсолютна похибка) обчислень – 2^-13. АП конструктивно розміщується на двох друкованих платах, число корпусів ІС середньої міри інтеграції – 110 од.

Аналогічні закордонні АП, виконані на одному або кількох кристалах, характеризуються різноманітними показниками за швидкодією і для порівняння перелік їх наведено в [47]. Виходячи з показників швидкодії, очевидно, що для реалізації потрібної продуктивності в надвисокошвидкісних сучасних обчислювальних структурах необхідне створення апаратних обчислювачів ЕФ, але з відповідними втратами в обсягах апаратурних затрат. Крім того, необхідне розуміння розробниками методів аналізу алгоритмів паралельного оброблення в частині виявлення паралелізму, зв’язків, залежностей даних, оцінки властивостей та спільності алгоритмів. Розподіл навантаження й потоку інформації у НВІС є кардинально важливим напрямом розроблення алгоритмів і, у підсумку, приводить до нових проектів архітектури [140] та мови процесора. Через високу вартість функціональних з’єднань у НВІС, найбільший ефект дають дослідження й розроблення алгоритмів із урахуванням цього показника.