3.8 Сумматоры

Сумматор – операционный элемент ЭВМ, представляющий собой схему, выполняющую арифметическое сложение и вычитание цифровых кодов двух чисел.

По способу обработки многоразрядных чисел различают сумматоры последовательные, параллельные и параллельно-последовательные.

Последовательные сумматоры строятся на основе одноразрядных сумматоров и применяются для сложения последовательных двоичных кодов. Параллельный n-разрядный сумматор строят из n одноразрядных сумматоров по каскадному принципу, при этом обработка суммирования чисел производится одновременно во всех разрядах. Проектирование многоразрядного сумматора в этом случае сводится к синтезу одноразрядного сумматора и организации цепей переноса между разрядами в соответствии с требованиями по быстродействию.

Спустя время суммирования Т_см после подачи слагаемых на выходе сумматора формируется многоразрядный результат. Время суммирования зависит как от среднего времени задержки распространения сигнала в используемых логических элементах Т_лэ, так и от организации цепей переноса в сумматоре.

Одноразрядный полный сумматор имеет три входа (два слагаемых и перенос из предыдущего разряда) и два выхода (суммы и переноса в следующий разряд). Таблица истинности (табл.7.2) одноразрядного сумматора имеет вид:

Таблица 3.9 Таблица истинности одноразрядного сумматора

Значение двоичных чисел			Разряд суммы Si	Перенос в следующий разряд Сi
ai	bi	сi-1
0	0	0	0	0
0	0	1	1	0
0	1	0	1	0
0	1	1	0	1
1	0	0	1	0
1	0	1	0	1
1	1	0	0	1
1	1	1	1	1

Логические зависимости (3.14), формируемые по таблице истинности, представляют собой канонические уравнения сумматора:

;

В базисе И-НЕ (штрих Шеффера) логические зависимости (3.14) имеют вид (3.15):

Непосредственное воспроизведение полученных формул на элементах двухступенчатой логики И-ИЛИ-НЕ приводит к применению элемента 2-2-2И-ИЛИ-НЕ для выработки сигнала переноса и элемента 3-3-3-3И-ИЛИ-НЕ для сигналаОднако, наилучшее решение, приводящее к некоторому сокращению аппаратной сложности схемы при сохранении минимальной задержки по цепи переноса, получается при использовании полученного значенияв качестве вспомогательного аргумента при вычислении.

Из таблицы 3.9 следует, что во всех строчках, кроме первой и последней, Чтобы сделать эту формулу справедливой для первой и последней строчек, необходимо убрать единицу в строчке нулевых входных величин и добавить единицу в строчку единичных входных величин. Такая операция приводит к соотношению (3.16).

(3.16)

Схема сумматора, построенного по соотношению (3.16), приведена на рисунке 3.22.

Рис. 3.22. Схема функциональная (а) и условные графические обозначения (б, в, г) полного одноразрядного сумматора

Для сложения двух n-разрядных двоичных чисел А и В необходимо использовать n-одноразрядных полных сумматоров. При этом могут применяться два способа суммирования – последовательное и параллельное. Использование того или иного способа суммирования зависит от характера ввода/вывода чисел и организации переносов в многоразрядном сумматоре.

Последовательный сумматор (рис. 3.23,а) суммирует двоичные числа, поступающие с определенным тактом, поразрядно, начиная с младшего разряда, с помощью полного одноразрядного сумматора. Сформированный в данном разряде перенос C_i+1 с помощью схемы задержки задерживается на один такт следования разрядов и подается на вход С_i сумматора в момент поступления последующего разряда. Сложив младшие разряды, многоразрядный сумматор вырабатывает сумму для младшего разряда результата и перенос, который задерживается на один такт. В следующем такте складываются вновь поступившие разряды слагаемых a_i и b_i с переносом из младшего разряда и т.д.

Рис. 3.23. Схемы функциональные последовательного (а) и параллельного (б) сумматоров

Параллельный сумматор суммирует два многоразрядных числа одновременно во всех разрядах и характеризуется разными способами передачи переносов от младших разрядов к старшим. Схема функционирования многоразрядного параллельного комбинационного сумматора составляется из одноразрядных и имеет вид, представленный на рисунке 3.23,б. Суммирование во всех разрядах, начиная с младшего, происходит по единым правилам. В каждом i-ом разряде осуществляется сложение a_i+b_i+c_i-1. Результат представляется кодами суммы S_i и переноса C_i.

Для увеличения быстродействия многоразрядных сумматоров, получаемых последовательным включением одноразрядных сумматоров, необходимо уменьшить время распространения сигнала переноса от входа до выхода.

Вследствие большой сложности создания сумматоров с параллельным переносом для n-разрядов, их в чистом виде практически не используют. Однако, принцип параллельного переноса используется в сумматорах с групповым (параллельно-последовательным) переносом. Принцип которого поясняется нижеследующим:

Из (3.14) следует , или, если в данном выражении принять, что, а. В таком случае для 4-х разрядного сумматора функция выхода переноса из старшего (четвертого) разряда будет иметь следующий вид:

(3.17)

^.

Если внутренние переносы в таком сумматоре реализовать логикой, функционирующей в соответствии с (3.17), то такой сумматор называется сумматором с параллельным переносом, в отличие от сумматора с последовательным переносом, блок-схема которого изображена на

рис. 3.23,б.

Рис. 3.24 Блок-схема четырехразрядного параллельного сумматора со схемой параллельного формирования переноса (а) и ИМС 555ИМ6 с нумерацией выходов (б)

На рис. 3.24,а представлена структурная схема 4-х разрядного сумматора с параллельным переносом, где CRU – Carry Unit (устройство переноса). На рис. 3.24,б представлено графическое обозначение микросхемы переноса 555ИМ6.

Таким образом, параллельный сумматор с групповым переносом образуется из n-разрядного сумматора, имеет N групп, в границах каждой из которых формирование переноса осуществляется одновременно, без задержки от разряда к разряду. Выход переноса от младшей группы разрядов является одним из составляющих для формирования сигнала переноса в очередную старшую группу. Т.е. задержка формирования переноса на выходе сумматора будет определяться суммарной задержкой формирования переносов в N группах. В сравнении с обычным сумматором, в сумматоре с групповым переносом достигается большее быстродействие.

Сумматор может вычислять не только сумму, но и разностьвходных кодов, то есть работатьвычитателем. Для этого вычитаемое число надо просто поразрядно проинвертировать, а на вход переносаСподать единичный сигнал (рис. 3.25).

Рис. 3.25  4-х разрядный вычитатель на сумматоре ИМ6 и инверторах ЛН1