- •Общие сведения о эвм
- •Этапы развития эвм
- •1.2 Характеристики эвм
- •1.3 Классификация средств эвт
- •1.4 Структуры эвм
- •1.4.1 Обобщенная структура эвм
- •1.4.2 Структура эвм на основе общей шины
- •Структура эвм на основе множества шин
- •1.5 Контрольные вопросы
- •Архитектура классической эвм
- •Принцип программного управления
- •Принцип хранимой в памяти программы
- •Обобщенный формат команд
- •Способы адресации команд
- •Процессоры с принудительным порядком выполнения команд
- •Процессоры с естественной адресацией команд Упрощенная структура процессора с естественной адресацией команд приведена на рисунке 2.2.
- •2.5 Способы адресации операндов
- •Прямая адресация
- •2.5.2 Регистровая адресация
- •Косвенная адресация
- •Непосредственная адресация
- •Неявная адресация
- •Относительная (базовая) адресация
- •Индексная (автоинкрементная или автодекрементная) адресация
- •2.6 Контрольные вопросы
- •3. Запоминающие устройства эвм
- •3.1 Основные понятия
- •Классификация зу
- •3.3 Озу с произвольным доступом
- •3.4 Организация микросхем sram
- •3.5 Организация динамической памяти
- •3.6 Особенности микросхем синхронной динамической памяти
- •Основные характеристики зу
- •3.8 Озу магазинного типа (стековая память)
- •Ассоциативные зу
- •3.10 Контрольные вопросы
- •4.1 Обобщенные структуры процессоров с непосредственными и магистральными связями
- •4.2 Декомпозиция процессора на уа и оу
- •4.3 Арифметико- логические устройства
- •4.3.1 Классификация арифметико-логических устройств
- •4.3.2 Алу для сложения и вычитания чисел с фиксированной запятой
- •4.3.3 Алу для умножения двоичных чисел
- •4.3.4 Методы ускорения умножения
- •4.3.5 Особенности операций десятичной арифметики
- •4.3.6 Операции над числами с плавающей запятой
- •4.4 Устройства управления
- •4.4.1 Классификация уу
- •4.4.2 Аппаратные уу
- •4.4.3 Микропрограммные уу
- •4.5. Структурно - функциональная организация классического процессора
- •4.6 Рабочий цикл процессора
- •4.7 Понятие о слове состояния процессора
- •4.8 Процедура выполнения команд перехода (условного и безусловного)
- •4.9 Процедура выполнения команд вызова подпрограмм
- •4.10 Контрольные вопросы
- •Системы прерывания программ
- •5.1 Общие сведения
- •5.2 Характеристики систем прерываний
- •5.3 Схема выполнения процедуры прерывания
- •5.4 Способы реализации систем прерываний
- •5.4.1 Схема прерывания с опросом по вектору
- •5.4.2 Прерывания с программно - управляемым приоритетом
- •5.5 Контрольные вопросы
- •6. Организация ввода-вывода
- •6.1 Общие сведения о вводе-выводе в эвм
- •6.2 Основные способы ввода-вывода
- •6.2.1 Программно - управляемый ввод - вывод
- •6.2.2 Ввод - вывод с прерыванием программы
- •6.2.3 Ввод - вывод в режиме пдп
- •6.3 Интерфейсы
- •6.3.1 Характеристики интерфейсов
- •6.3.2 Шины интерфейсов ввода-вывода
- •6.3.2.1 Синхронные шины
- •6.3.2.2 Асинхронные шины
- •6.4 Контрольные вопросы
- •7. Организация памяти эвм с магистральной архитектурой
- •7.1 Организация адресного пространства памяти и ввода-вывода. Изолированная и совмещенная адресные пространства
- •7.1.1 Изолированное адресное пространство памяти и ввода- вывода
- •7.1.2. Совмещенное адресное пространство памяти и ввода- вывода
- •7.2 Организация пзу. Проектирование памяти эвм
- •7.3 Построение оперативной памяти на микросхемах статического типа
- •7.4 Построение оперативной памяти на микросхемах dram
- •7.5 Память с чередованием адресов
- •7.6 Регенерация динамической памяти
- •Кэш прямого отображения
- •7.7.2 Наборно- ассоциативный кэш
- •Контрольные вопросы
- •8 Организация пк
- •8.1 Структурная схема системной платы эвм ibm pc/at 286
- •8.1.1 Система шин системной платы эвм ibm pc/at 286
- •8.1.2 Состав и назначение основных устройств системной платы эвм ibm pc/at 286
- •8.1.2.1 Назначение и характеристики процессора и сопроцессора
- •8.1.2.2 Назначение и характеристики генераторов тактовых сигналов
- •8.1.2.3 Назначение шинных формирователей
- •8.1.2.4 Формирование управляющих сигналов и работа подсистемы памяти
- •8.1.2.5 Назначение и характеристики периферийных устройств системной платы
- •8.1.2.6 Назначение пзу bios
- •8.1.3 Шина isa
- •8.1.3.1 Особенности шины isa
- •8.1.3.2 Основные сигналы шины isa
- •8.1.3.3 Шинные циклы магистрали isa
- •8.1.3.4 Электрические и конструктивные характеристики шины isa
- •8.1.3.5 Конвейеризация шины
- •8.2 Структурная схема системной платы эвм ibm pc/at Pentium
- •8.2.1 Локальные шины ввода -вывода
- •8.2.2 Состав и назначение основных устройств системной платы эвм ibm pc/at Pentium
- •8.3 Основные сигналы шинного интерфейса процессора Pentium
- •8.4 Организация шины pci
- •8.4.1 Общая характеристика шины pci
- •8.4.2 Основные сигналы шины
- •8.4.3 Протокол шины pci
- •8.5 Контрольные вопросы
- •Библиографический список
Обобщенный формат команд
Команды в ЦВМ могут быть одноадресными, двухадресными и трехадресными (в машинах с так называемой естественной адресацией команд).
Формат одноадресной команды следующий:
КОП |
А - адрес операнда |
Формат двухадресной команды:
КОП |
А1-адрес первого операнда |
А2 - адрес второго операнда |
Формат трехадресной команды:
-
КОП
А1- адрес
первого операнда
А2 – адрес второго операнда
Ар-адрес результата
Каждая команда состоит из операционной части - кода операции (КОП) и адресной части. В операционной части указывается тип выполняемой операции в виде двоичного числа. В адресной части указывается адрес ячейки памяти, в которой размещается операнд (для одноадресной команды). Если в команде указывается адреса 1-го и 2-го операндов, то такая команда называется двухадресной. В трехадресной машине указывается еще и адрес результата, то есть номер ячейки ОП, куда помещается результат.
Какая из систем лучше? В современных машинах большого класса могут сочетаться все типы. Приведенные типы команд относятся к так называемым машинам с естественной адресацией команд, в которых команды размещаются в смежных ячейках памяти. Адресация производится с помощью счетчика команд СчК (PC- Program Counter). Однако существовали машины и с принудительной адресацией, в которых очередная команда выбиралась по адресу, указанному в предыдущей команде (такой способ адресации сохранен в настоящее время только в так называемых микропрограммных устройствах управления).
Структура команд такой машины имеет вид:
-
КОП
А1
А2
Ар
Аск
где Ар- адрес результата;
Аск -адрес следующей команды .
Т.к. приведенная команда использует два операнда, и еще появилось поле адреса, то поэтому команда стала четырехадресной:
Способы адресации команд
При размещении команд в ОП для их вызова на исполнение в процессор необходимо формировать адреса ячеек ОП, в которых они хранятся. В соответствии с методом формирования адреса команды процессоры делятся на два типа: процессоры с принудительным порядком выполнения команд (принудительной адресацией команд) и с естественным порядком выполнения команд (естественной адресацией команд).
Процессоры с принудительным порядком выполнения команд
Упрощенная структура процессора с принудительной адресацией команд приведена на рисунке 2.1.
Рисунок 2.1- Упрощенная структура процессора с принудительной адресацией
Процесс выполнения команд процессором следующий: при включении процессора в регистр адреса (РА) заносится адрес первой выполняемой команды (по сигналу “Сброс” или “Пуск” или каким либо иным способом). По этому адресу из ОП через шину данных в регистр команд (РК) считывается команда, которая содержат код операции (КОП), адрес операнда (Аоп), а так же адрес следующей команды (Аск). Поле КОП команды используется для формирования управляющих сигналов yi с помощью дешифратора кода операции (ДшКОП) который вырабатывает нужную последовательность управляющих сигналов (УС) y1...yn, необходимых для выполнения команды в процессоре.
Адрес операнда через РА задает номер ячейки ОП, в которой он хранится. Операнд, считанный из ячейки памяти с заданным адресом, поступает на обработку в АЛУ.
Рассмотрим следующий пример. Положим, что процессор имеет следующую систему команд в машинных кодах (для более краткой записи представим систему команд в шестнадцатеричной системе счисления):
01H- вызов операнда из ОП в аккумулятор;
02H- запись содержимого А в ОП;
1АH- команда сложения;
00H- останов выполнения программы.
Пусть необходимо составить программу сложения 2-х чисел, находящихся соответственно в ячейках ОП с адресами 0841H и 0842H и записать результат в ячейку ОП с адресом 0843H. Программа хранится в смежных ячейках памяти, начиная с адреса 1300H. Разрядность (ширина) чтения команд и данных из ОП и записи данных в ОП за одно обращение процессора к ОШ (за один шинный цикл) - 1 байт. В этих условиях требуемая программа будет иметь следующий вид, представленной в таблице 2.1:
Таблица 2.1- Пример программы сложения 2-х чисел с использованием принудительной адресации
№ яч |
КОП |
Аоп |
Аск |
Комментарий |
1300 |
01 |
0841 |
1305 |
Вызов 1-го операнда из ОП и переход к считыванию следующей команды из ячейки ОП с номером 1305H. |
1305 |
1А |
0842 |
130А |
Вызов 2-го операнда, сложение и переход к считыванию следующей команды из ячейки ОП с номером 130АH. |
130А |
02 |
0843 |
130F |
Запись результата в ОП и переход к ячейке 130FH. |
130F |
00 |
0000 |
0000 |
Останов. |
Нетрудно подсчитать, что при использовании принудительной адресации команд длина программы составляет 20 байт.