- •Общие сведения о эвм
- •Этапы развития эвм
- •1.2 Характеристики эвм
- •1.3 Классификация средств эвт
- •1.4 Структуры эвм
- •1.4.1 Обобщенная структура эвм
- •1.4.2 Структура эвм на основе общей шины
- •Структура эвм на основе множества шин
- •1.5 Контрольные вопросы
- •Архитектура классической эвм
- •Принцип программного управления
- •Принцип хранимой в памяти программы
- •Обобщенный формат команд
- •Способы адресации команд
- •Процессоры с принудительным порядком выполнения команд
- •Процессоры с естественной адресацией команд Упрощенная структура процессора с естественной адресацией команд приведена на рисунке 2.2.
- •2.5 Способы адресации операндов
- •Прямая адресация
- •2.5.2 Регистровая адресация
- •Косвенная адресация
- •Непосредственная адресация
- •Неявная адресация
- •Относительная (базовая) адресация
- •Индексная (автоинкрементная или автодекрементная) адресация
- •2.6 Контрольные вопросы
- •3. Запоминающие устройства эвм
- •3.1 Основные понятия
- •Классификация зу
- •3.3 Озу с произвольным доступом
- •3.4 Организация микросхем sram
- •3.5 Организация динамической памяти
- •3.6 Особенности микросхем синхронной динамической памяти
- •Основные характеристики зу
- •3.8 Озу магазинного типа (стековая память)
- •Ассоциативные зу
- •3.10 Контрольные вопросы
- •4.1 Обобщенные структуры процессоров с непосредственными и магистральными связями
- •4.2 Декомпозиция процессора на уа и оу
- •4.3 Арифметико- логические устройства
- •4.3.1 Классификация арифметико-логических устройств
- •4.3.2 Алу для сложения и вычитания чисел с фиксированной запятой
- •4.3.3 Алу для умножения двоичных чисел
- •4.3.4 Методы ускорения умножения
- •4.3.5 Особенности операций десятичной арифметики
- •4.3.6 Операции над числами с плавающей запятой
- •4.4 Устройства управления
- •4.4.1 Классификация уу
- •4.4.2 Аппаратные уу
- •4.4.3 Микропрограммные уу
- •4.5. Структурно - функциональная организация классического процессора
- •4.6 Рабочий цикл процессора
- •4.7 Понятие о слове состояния процессора
- •4.8 Процедура выполнения команд перехода (условного и безусловного)
- •4.9 Процедура выполнения команд вызова подпрограмм
- •4.10 Контрольные вопросы
- •Системы прерывания программ
- •5.1 Общие сведения
- •5.2 Характеристики систем прерываний
- •5.3 Схема выполнения процедуры прерывания
- •5.4 Способы реализации систем прерываний
- •5.4.1 Схема прерывания с опросом по вектору
- •5.4.2 Прерывания с программно - управляемым приоритетом
- •5.5 Контрольные вопросы
- •6. Организация ввода-вывода
- •6.1 Общие сведения о вводе-выводе в эвм
- •6.2 Основные способы ввода-вывода
- •6.2.1 Программно - управляемый ввод - вывод
- •6.2.2 Ввод - вывод с прерыванием программы
- •6.2.3 Ввод - вывод в режиме пдп
- •6.3 Интерфейсы
- •6.3.1 Характеристики интерфейсов
- •6.3.2 Шины интерфейсов ввода-вывода
- •6.3.2.1 Синхронные шины
- •6.3.2.2 Асинхронные шины
- •6.4 Контрольные вопросы
- •7. Организация памяти эвм с магистральной архитектурой
- •7.1 Организация адресного пространства памяти и ввода-вывода. Изолированная и совмещенная адресные пространства
- •7.1.1 Изолированное адресное пространство памяти и ввода- вывода
- •7.1.2. Совмещенное адресное пространство памяти и ввода- вывода
- •7.2 Организация пзу. Проектирование памяти эвм
- •7.3 Построение оперативной памяти на микросхемах статического типа
- •7.4 Построение оперативной памяти на микросхемах dram
- •7.5 Память с чередованием адресов
- •7.6 Регенерация динамической памяти
- •Кэш прямого отображения
- •7.7.2 Наборно- ассоциативный кэш
- •Контрольные вопросы
- •8 Организация пк
- •8.1 Структурная схема системной платы эвм ibm pc/at 286
- •8.1.1 Система шин системной платы эвм ibm pc/at 286
- •8.1.2 Состав и назначение основных устройств системной платы эвм ibm pc/at 286
- •8.1.2.1 Назначение и характеристики процессора и сопроцессора
- •8.1.2.2 Назначение и характеристики генераторов тактовых сигналов
- •8.1.2.3 Назначение шинных формирователей
- •8.1.2.4 Формирование управляющих сигналов и работа подсистемы памяти
- •8.1.2.5 Назначение и характеристики периферийных устройств системной платы
- •8.1.2.6 Назначение пзу bios
- •8.1.3 Шина isa
- •8.1.3.1 Особенности шины isa
- •8.1.3.2 Основные сигналы шины isa
- •8.1.3.3 Шинные циклы магистрали isa
- •8.1.3.4 Электрические и конструктивные характеристики шины isa
- •8.1.3.5 Конвейеризация шины
- •8.2 Структурная схема системной платы эвм ibm pc/at Pentium
- •8.2.1 Локальные шины ввода -вывода
- •8.2.2 Состав и назначение основных устройств системной платы эвм ibm pc/at Pentium
- •8.3 Основные сигналы шинного интерфейса процессора Pentium
- •8.4 Организация шины pci
- •8.4.1 Общая характеристика шины pci
- •8.4.2 Основные сигналы шины
- •8.4.3 Протокол шины pci
- •8.5 Контрольные вопросы
- •Библиографический список
8.4 Организация шины pci
8.4.1 Общая характеристика шины pci
PCI (Peripheral Component Interconnect) local bus- шина соединения периферийных компонентов. Она разрабатывалась в расчете на шинный интерфейс процессоров Pentium. В архитектуре ЭВМ эта шина стала центральной, через которую процессор взаимодействует со всеми остальными шинами (см. рисунок 8.7). Первая версия стандарта шины PCI 1.0 появилась в 1992 г., PCI 2.1 - в 1995 г.
Шина PCI является синхронной шиной, в которой фиксация всех сигналов выполняется по нарастающему фронту сигнала синхронизации CLK (см. рисунок 8.4.3). Номинальное значение частоты синхронизации CLK равно 33 МГц. Начиная с версии 2.1 допускается повышение частоты CLK до 66 МГц.
Шина PCI относится к мультиплексированным шинам, в которой для передачи адреса и данных (последовательно во времени) используются одни и те же линии. Номинальная разрядность ШД и ША- 32бита, возможно увеличение их разрядности до 64 бит. При частоте шины 33 МГц пропускная способность шины равна 132 Мбайт/с для 32 разрядной шины и 264 Мбайт/с для 64- битной шины.
Подключенные к шине устройства (функции) представляются процессору непосредственно подключенными к его шине. Им назначаются адреса из адресного пространства памяти или УВВ. Дешифрирование адреса на шине PCI распределено, т.е. выполняется в каждом устройстве. Каждое устройство отвечает только на свой адрес. Спецификация PCI требует перемещаемости всех занимаемых ресурсов в пределах доступного пространства адресации, что обеспечивает их бесконфликтное распределение для многих устройств.
С устройствами PCI процессор может взаимодействовать командами обращения к памяти и портам ввода-вывода, адресованным к областям, выделенным данному устройству при конфигурировании системы. Устройства могут вырабатывать запросы маскируемых и немаскируемых прерываний. Понятие каналов ПДП для шины PCI не вводится, но устройство может выступать в роли задатчика, поддерживая высокопроизводительный обмен с памятью без привлечения процессора. Так может быть реализован обмен в режиме ПДП с устройствами IDE, подключенными к мосту PCI- ISA (см. рисунок 8.5).
8.4.2 Основные сигналы шины
CLK - сигнал синхронизации работы устройств. Является входным сигналом для каждого PCI - устройства. Все сигналы PCI, за исключением RST#, IRQA#, IRQB#, IRQC# и IRQD# фиксируются по нарастающему фронту сигнала CLK.
RST# - сигнал сброса устройств в исходное состояние.
AD[31::00]- сигналы адреса данных. Адрес и данные последовательно во времени выдаются (мультиплексированы) на одни и те же линии шины PCI. Транзакция (обмен) шины состоит из фазы адреса, сопровождаемой одним или большим количеством фаз данных. В течение фазы адреса на линии AD[31::00] выдается физический адрес (32 бита) устройства. В фазе данных на лини AD[31::00] выдаются данные, при этом разряды AD[07::00] содержат младший значащий байт, а AD[31::24] содержат старший значащий байт.
C/BE[3::0]# (Bus Command и Byte Enables)- команды шины и разрешение байта. Сигналы мультиплексированы на одних и тех же линиях шины. Во время фазы адреса транзакции, сигналы C/BE[3::0]# определяет команду шины (смотри раздел 3.1). В течение фазы данных сигналы C/BE[3::0]# используется в качестве сигналов Byte Enable т.е определяют, какие байты действительны, а какие не используются.
FRAME# (Кадр). Активный уровень сигнала означает начало транзакции (с фазы адреса). Снятие сигнала указывает, что последующий цикл передачи данных является последним в транзакции.
IRDY# (Initiator Ready)- готовность инициатора к обмену. Сигнал показывает, что на линиях AD[31::00] присутствуют достоверные данные. При чтении данных сигнал означает готовность мастера к приему данных.
TRDY#( Target Ready )- целевое устройство готово. Показывает способность целевого агента (выбранного устройства) завершить текущую фазу данных транзакции. Используется совместно с сигналом IRDY#. При чтении TRDY# указывает, что на линиях AD[31::00] присутствуют достоверные данные. Во время записи это означает готовность целевого устройства к принятию данных. Циклы ожидания вставляются до тех пор, пока активны оба IRDY# и TRDY#.
DEVSEL# (Device Select )- устройство выбрано. Сигнал показывает, что ЦУ дешифрировало адрес, выданный на шину AD. Используется в качестве ответа ЦУ инициатору обмену на адресованную к нему транзакцию.
INTA#, INTB#, INTC# и INTВ# (Interrupt A…D) – входы запросов прерываний. Активным уровнем сигнала прерывания является лог. 0, при этом для устройств используется выход с открытым коллектором. Переход сигналов INTx# в активное состояние и обратно асинхронно по отношению к сигналу CLK.
REQ# (Request) – запрос. Сигнал показывает арбитру, что данному агенту требуется поработать с шиной. Каждый мастер имеет свой индивидуальный вывод REQ#.
GNT# (Grant)- разрешение. Сигнал показывает агенту, что разрешен доступ к шине. Каждый мастер имеет свой индивидуальный вывод GNT#.