8.2.2 Состав и назначение основных устройств системной платы эвм ibm pc/at Pentium
Формирование необходимых для работы большинства устройств системной платы тактовых частот осуществляет ГТИ с подключенным к нему кварцевым резонатором на 14,3 МГц (точнее- 14.318 МГц). Он вырабатывает сигналы тактовой частоты, подаваемые на процессор (HCLK), шины PCI (PCICLK) и ISA (ISACLK). Тактовые сигналы, необходимые для работы ядра процессора и его шинного интерфейса формируются внутри процессора путем умножения сигнала тактовой частоты HCLK.
Повышение степени интеграции чипсетов, используемых в ЭВМ IBM PC/AT Pentium, позволило совместить в одной микросхеме (северном мосте) функции контроллеров шины PCI, динамической памяти DRAM и КЭШ- памяти. Контроллер динамической памяти обеспечивает формирование сигналов ША и ШУ шины памяти. Данные с DRAM пересылаются на шину процессора и обратно через ДШФ ШД ШП.
Контроллер КЭШ- памяти осуществляет формирование сигналов управления как собственно статической памятью SRAM КЭШ- памяти, так и памятью ТЭГов (Tag). В начале циклов записи или чтения содержимое Tag- памяти по линиям “Адрес блока” подается в контроллер КЭШ- памяти для сравнения его со старшей частью адреса строки ОП, подлежащей записи или чтению. При записи нового содержимого в строку КЭШ- памяти по этим линиям осуществляется передача старшей части адреса кэшируемой памяти для записи в соответствующую ячейку Tag.
Мост PCI- ISA (южный мост) обеспечивает организацию взаимодействия соответствующих шин, формируя используемые в системе сигналы обеих шин. Дополнительными его функциями являются организация взаимодействия с ВЗУ через интерфейсы IDE и с периферийными устройствами, использующими последовательный интерфейс USB (Universal Serial Bus- универсальная последовательная шина). В этой- же микросхеме интегрированы большинство стандартных подсистем - прерывания, ПДП, ПИТ и др.
Подключение низкоскоростных стандартных УВВ в архитектуре ЭВМ IBM PC/AT Pentium аналогично ЭВМ IBM PC/AT 286.
8.3 Основные сигналы шинного интерфейса процессора Pentium
Упрощенное условное графическое обозначение процессора Pentium приведено на рисунке 8.6.
Рисунок 8.6 - Упрощенное графическое обозначение процессора Pentium
Ширина внешней двунаправленной ШД этого процессора равна 64 битам (разряды D0…D63), разделяемых на 8 байт (байт ноль В0- разряды D0…D7, В1- разряды D8…D15, …, В7- разряды D56…D63)
ША процессора Pentium эквивалентна 32- разрядной двоичной параллельной шине, но имеет более сложную организацию, состоящую из основной 29- ти разрядной параллельной шины A03…A31 и дополнительной шины BE0#…BE7#. Основная 29- ти разрядная шина позволяет адресовать 512 миллионов учетверенных слов полной ширины ШД процессора. Унитарный код, выдаваемый дополнительной шиной BE0…BE7, используется взамен трех пропущенных разрядов A0…A2 основной шины. Он позволяет объявлять действительность или не действительность любого байта данных B0#…B7#, выдаваемых на ШД. Признаком действительности какого- либо байта данных является установка в состояние лог. 0 соответствующего сигнала BE# (Bait Enable- разрешение байта).
Информация о типе шинного цикла, выполняемого в данный момент процессором, выдается им с помощью трех сигналов D/C#, W/R# и M/IO#. Первый из них извещает систему о том, что передается по ШД- данные (D) или команда (С), второй – о записи (W) или чтении (R) информации, а третий сигнал сообщает, с чем процессор взаимодействует- с памятью (M) или УВВ (IO). Кодировка типов шинных циклов процессора
приведена в таблице 8.1.
Таблица 8.1 - Кодировка типов шинных циклов процессора Pentium
Уровень сигнала |
Тип шинного цикла
|
||
M/IO#
|
D/C# |
W/R# |
|
1 1 1 1
0 0 0 |
1 1 0 0
1 1 0 |
1 0 1 0
1 0 0 |
Запись данных в память Чтение данных из памяти Остановка процессора Чтение кода программы из памяти Запись данных в УВВ Чтение данных из УВВ Подтверждение прерывания
|
Как видно из таблицы, определение типа шинного цикла при заданных значениях уровней сигналов D/C#, W/R# и M/IO# довольно проста. Высокий уровень сигнала M/IO# означает, что текущий шинный цикл осуществляет обращение к памяти, низкий- к УВВ. Высокий уровень сигнала W/R# означает, что текущий шинный цикл осуществляет запись в память или УВВ, низкий- их чтение. Однако два шинных цикла- остановка процессора и подтверждение прерывания не вписываются в это простое правило и их коды надо просто запомнить.
Первостепенным по важности среди оставшихся сигналов процессора является сигнал ADS# (Address Status), активный уровень которого информирует о начале очередного шинного цикла.
NMI (Non Mascable Interrupt)- сигнал немаскируемого прерывания, на которое процессор реагирует вне зависимости от каких- либо флагов. Это прерывание используется для сообщения о серьезных ошибках в работе системы, приводящих к не достоверным результатам. В ЭВМ IBM PC сигнал на вход NMI поступает от схем контроля по нечетности памяти (на рисунке 8.1 не показаны) и ошибки работы УВВ через ключ, управляемым битом 7 периферийного порта B.
SMI (System Management Interrupt)- сигнал прерывания для входа в режим SMM, который в основном используется для организации снижения энергопотребления при не использовании компьютера пользователем.
NA# (Next Addres)- сигнал запроса адреса следующего шинного цикла при “мягкой” конвейеризации шины.
BRDY# (Burst RDY)- вход готовности, по которому завершается текущий пакетный цикл передачи данных. Используется в процессоре Pentium вместо сигнала RDY#.
BF0, BF1 (Bus Frequency)- входы управления коэффициентом умножения частоты CLK, подаваемой на процессор с внешнего ГТИ, внутри процессора. Умноженное значение частоты используется процессором для синхронизации работы его ядра и шинного интерфейса.
Назначение остальных сигналов процессора Pentium не отличается от назначения одноименных сигналов классического процессора.