7.3 Построение оперативной памяти на микросхемах статического типа
Первые микросхемы ОЗУ при проведении операций записи и считывания использовали раздельные линии для входных и выходных данных: входные линии данных ДВх (Data Input- DI) и выходные линии Д Вых (Data Output- DO), при этом выходы данных этих микросхем, как правило, не обеспечивали третьего (высокоимпедансного) состояния. Для образования двунаправленной шины данных, при использовании микросхем с такой организацией, необходимо было применять шинные формирователи (ШФ). ШФ – устройства, обеспечивающие однонаправленную или двунаправленную передачу сигналов и усиление их мощности. В случае одинаковых уровней сигналов на входах и выходах ШФ это означает увеличение допустимой токовой нагрузки. Для использования их в качестве формирователей (передатчиков) сигналов, выдаваемых на линии ОШ, они дополнительно должны обеспечивать режим высокого выходного сопротивления (состояние высокого импеданса).
В современных ОЗУ и для записи и для чтения используется двунаправленная шина данных (на УГО микросхем обозначается как DIO или просто D), сформированная внутри микросхемы.
На рисунке 7.6 показан пример построения памяти ЭВМ, состоящей из оперативной памяти емкостью 512 байт и постоянной памяти емкостью 2 Кбайта. Для построения подсистемы памяти использованы микросхемы ОЗУ с организацией 256 4 и двунаправленной ШД, а микросхемы ПЗУ - 1К 8.
Рисунок 7.6 - Построение подсистемы памяти
Микросхемы ОЗУ1 и ОЗУ2 образуют первую страницу оперативной памяти, а микросхемы ОЗУ3 и ОЗУ4- вторую. Заметим, что при использовании изображенного на схеме дешифратора, между первой и второй страницей ОП будет разрыв в 512 адресов адресного пространства, не используемых установленной (физической) памятью системы.
Аналогичные схемотехнические решения используются и для построения памяти ЭВМ большей емкости и разрядности.
7.4 Построение оперативной памяти на микросхемах dram
Как уже отмечалось ранее, для уменьшения количества внешних контактов (выводов) адресные входы в микросхемах динамической памяти мультиплексируются. Полное количество разрядов ША, подаваемое на микросхему DRAM делится на две части- адрес строки и адрес столбца. При адресации ячеек DRAM эти части адреса должны, последовательно во времени, подаваться на адресные входы микросхемы в сопровождении стробов RAS и CAS.
Однако процессор при выполнении шинных циклов чтения и записи памяти выдает весь адрес целиком, одновременно помещая на свою ША все его разряды. Разделение полного адреса запоминающего элемента и последовательную выдачу его на микросхему DRAM осуществляет мультиплексор, являющийся частью контроллера динамической памяти, расположенный между процессором и DRAM (см. рисунок 7.7). При осуществлении операция доступа (чтения или записи) к памяти, контроллер принимает от процессора полный адрес и сигналы ШУ, информирующие его о типе шинного цикла. После этого контроллер последовательно во времени выдает две части адреса на адресные входы микросхемы в сопровождении стробов RAS и CAS. Он же вырабатывает сигналы управления R/W# (знак # обозначает, что активным уровнем сигнала является лог. 0). Данные подаются с процессора на DRAM и обратно через ДШФ, который может также входить в состав контроллера.
Рисунок 7.7- Организация подсистемы динамической памяти
При вводе адреса строки выбранная строка считывается в регистр-защелку микросхемы DRAM. Подача адреса столбца в сопровождении строба CAS выбирает в регистре- защелке, в зависимости от организации микросхемы DRAM, бит, тетраду, байт и т.д. При появлении сигнала чтения выбранная информация выдается на ШД, после чего его содержимое регистра- защелки переписывается в прежнюю строку микросхемы DRAM.
При записи информация, поступившая на микросхему DRAM с ШД, записывается сначала в соответствующие разряды регистра- защелки, после чего его содержимое также переписывается в прежнюю строку микросхемы DRAM.