- •Общие сведения о эвм
- •Этапы развития эвм
- •1.2 Характеристики эвм
- •1.3 Классификация средств эвт
- •1.4 Структуры эвм
- •1.4.1 Обобщенная структура эвм
- •1.4.2 Структура эвм на основе общей шины
- •Структура эвм на основе множества шин
- •1.5 Контрольные вопросы
- •Архитектура классической эвм
- •Принцип программного управления
- •Принцип хранимой в памяти программы
- •Обобщенный формат команд
- •Способы адресации команд
- •Процессоры с принудительным порядком выполнения команд
- •Процессоры с естественной адресацией команд Упрощенная структура процессора с естественной адресацией команд приведена на рисунке 2.2.
- •2.5 Способы адресации операндов
- •Прямая адресация
- •2.5.2 Регистровая адресация
- •Косвенная адресация
- •Непосредственная адресация
- •Неявная адресация
- •Относительная (базовая) адресация
- •Индексная (автоинкрементная или автодекрементная) адресация
- •2.6 Контрольные вопросы
- •3. Запоминающие устройства эвм
- •3.1 Основные понятия
- •Классификация зу
- •3.3 Озу с произвольным доступом
- •3.4 Организация микросхем sram
- •3.5 Организация динамической памяти
- •3.6 Особенности микросхем синхронной динамической памяти
- •Основные характеристики зу
- •3.8 Озу магазинного типа (стековая память)
- •Ассоциативные зу
- •3.10 Контрольные вопросы
- •4.1 Обобщенные структуры процессоров с непосредственными и магистральными связями
- •4.2 Декомпозиция процессора на уа и оу
- •4.3 Арифметико- логические устройства
- •4.3.1 Классификация арифметико-логических устройств
- •4.3.2 Алу для сложения и вычитания чисел с фиксированной запятой
- •4.3.3 Алу для умножения двоичных чисел
- •4.3.4 Методы ускорения умножения
- •4.3.5 Особенности операций десятичной арифметики
- •4.3.6 Операции над числами с плавающей запятой
- •4.4 Устройства управления
- •4.4.1 Классификация уу
- •4.4.2 Аппаратные уу
- •4.4.3 Микропрограммные уу
- •4.5. Структурно - функциональная организация классического процессора
- •4.6 Рабочий цикл процессора
- •4.7 Понятие о слове состояния процессора
- •4.8 Процедура выполнения команд перехода (условного и безусловного)
- •4.9 Процедура выполнения команд вызова подпрограмм
- •4.10 Контрольные вопросы
- •Системы прерывания программ
- •5.1 Общие сведения
- •5.2 Характеристики систем прерываний
- •5.3 Схема выполнения процедуры прерывания
- •5.4 Способы реализации систем прерываний
- •5.4.1 Схема прерывания с опросом по вектору
- •5.4.2 Прерывания с программно - управляемым приоритетом
- •5.5 Контрольные вопросы
- •6. Организация ввода-вывода
- •6.1 Общие сведения о вводе-выводе в эвм
- •6.2 Основные способы ввода-вывода
- •6.2.1 Программно - управляемый ввод - вывод
- •6.2.2 Ввод - вывод с прерыванием программы
- •6.2.3 Ввод - вывод в режиме пдп
- •6.3 Интерфейсы
- •6.3.1 Характеристики интерфейсов
- •6.3.2 Шины интерфейсов ввода-вывода
- •6.3.2.1 Синхронные шины
- •6.3.2.2 Асинхронные шины
- •6.4 Контрольные вопросы
- •7. Организация памяти эвм с магистральной архитектурой
- •7.1 Организация адресного пространства памяти и ввода-вывода. Изолированная и совмещенная адресные пространства
- •7.1.1 Изолированное адресное пространство памяти и ввода- вывода
- •7.1.2. Совмещенное адресное пространство памяти и ввода- вывода
- •7.2 Организация пзу. Проектирование памяти эвм
- •7.3 Построение оперативной памяти на микросхемах статического типа
- •7.4 Построение оперативной памяти на микросхемах dram
- •7.5 Память с чередованием адресов
- •7.6 Регенерация динамической памяти
- •Кэш прямого отображения
- •7.7.2 Наборно- ассоциативный кэш
- •Контрольные вопросы
- •8 Организация пк
- •8.1 Структурная схема системной платы эвм ibm pc/at 286
- •8.1.1 Система шин системной платы эвм ibm pc/at 286
- •8.1.2 Состав и назначение основных устройств системной платы эвм ibm pc/at 286
- •8.1.2.1 Назначение и характеристики процессора и сопроцессора
- •8.1.2.2 Назначение и характеристики генераторов тактовых сигналов
- •8.1.2.3 Назначение шинных формирователей
- •8.1.2.4 Формирование управляющих сигналов и работа подсистемы памяти
- •8.1.2.5 Назначение и характеристики периферийных устройств системной платы
- •8.1.2.6 Назначение пзу bios
- •8.1.3 Шина isa
- •8.1.3.1 Особенности шины isa
- •8.1.3.2 Основные сигналы шины isa
- •8.1.3.3 Шинные циклы магистрали isa
- •8.1.3.4 Электрические и конструктивные характеристики шины isa
- •8.1.3.5 Конвейеризация шины
- •8.2 Структурная схема системной платы эвм ibm pc/at Pentium
- •8.2.1 Локальные шины ввода -вывода
- •8.2.2 Состав и назначение основных устройств системной платы эвм ibm pc/at Pentium
- •8.3 Основные сигналы шинного интерфейса процессора Pentium
- •8.4 Организация шины pci
- •8.4.1 Общая характеристика шины pci
- •8.4.2 Основные сигналы шины
- •8.4.3 Протокол шины pci
- •8.5 Контрольные вопросы
- •Библиографический список
8.1.2 Состав и назначение основных устройств системной платы эвм ibm pc/at 286
8.1.2.1 Назначение и характеристики процессора и сопроцессора
Основным компонентом системной платы ЭВМ является 16 разрядный процессор Intel 80286, с разрядностью ШД в 16 бит и 24- разрядной ША. Объем адресного пространства памяти процессора –16 Мбайт, адресного пространства УВВ- 64 Кбайт. Характеристики и состав шины этого процессора во многом определяют характеристики ЭВМ IBM PC/AT 286 в целом и организации системы ее шин в частности.
Сопроцессор Intel 80287- не обязательный компонент системы. Предназначен для выполнения операции над числами с плавающей запятой. Сопроцессор может работать только под управлением процессора и подключается непосредственно к шине процессора.
8.1.2.2 Назначение и характеристики генераторов тактовых сигналов
Для тактирования работы всех устройств системной платы в ее состав входят:
-тактовый генератор для формирования частот, необходимых для работы процессора и сопроцессора (микросхема Intel 82284). Генерация тактовой частоты (CLK) осуществляется микросхемой совместно с кварцевым резонатором 24 МГц (или другим, при иной тактовой частоте процессора. Частота сигнала CLK, вырабатываемая микросхемой, в два раза меньше частоты кварцевого резонатора). Дополнительной функцией микросхемы тактового генератора является выработка сигнала Сброс (RESET), при включении питания или нажатии кнопки RESET, на лицевой панели ПК;
-генератор 14,3 МГц, для формирования тактовой частоты устройств, устанавливаемых в разъемы (слоты) расширения шины ISA системной платы. Формирование сигнала тактовой частоты осуществляется микросхемой Intel 8284 совместно с кварцевым резонатором с частотой 14,3 МГц. Делением на девять этого сигнала формируется сигнал тактирования (1,19 МГц) программируемого интервального таймера (ПИТ) в составе микросхемы Intel 8254-2;
-генератор 32768 Гц, для формирования тактовой частоты часов реального времени, входящих в состав микросхемы КМОП (CMOS) памяти МС146618. Генерация требуемой частоты осуществляется ею совместно с кварцевым резонатором 32768 Гц.
8.1.2.3 Назначение шинных формирователей
В состав системной платы ЭВМ IBM PC/AT 286 входит большое количество шинных формирователей. Их назначение- формирование требуемой конфигурации системы шин системной платы, обеспечение необходимой токовой нагрузки и перевод выходов формирователей сигналов линий в высокоимпедансное состояние. Ввод и вывод данных с процессора на шину ISA осуществляется через двунаправленные шинные формирователи
шины данных (ДШФ ШД). Аналогичные ДШФ требуемой разрядности используются и для поддержки ШП и периферийной шины.
Для формирования адресных сигналов шины ISA и ШП используются однонаправленные шинные формирователи (ШФ ША). Так как в режиме ПДП формирование адреса записи- чтения в память осуществляет подсистема ПДП (точнее- формирование сигналов ША с А0 по А16), то для выдачи их на ША ШП с ША периферийной шины используются ДШФ.
8.1.2.4 Формирование управляющих сигналов и работа подсистемы памяти
Формирование управляющих сигналов шины ISA (MEMR, MEMW, IOR, IOW и INTA) возложено на микросхему контроллера шины ISA Intel 82288. Дополнительной его функцией является формирование сигналов управления направлением передачи информации шинных формирователей.
В подсистему памяти входят собственно микросхемы DRAM, ДШФ ШД памяти, мультиплексор адреса памяти, а также схема управления и регенерации памяти. Мультиплексор осуществляет разделение полного адреса ячейки памяти на две части – адреса строки и столбца с последующей выдачей их в сопровождении стробов RAS и CAS на мультиплексированную ША ШП МА0…МА9. Схема управления и регенерации памяти, кроме формирования сигналов RAS и CAS, осуществляет выработку сигнала чтения- записи R/W# и сигнала “Регенерация” (REFRESH), оповещающего остальные системы о проведении циклов регенерации DRAM.