§ 4.3 Алу для сложения (вычитания) чисел с фиксированной точкой.

В АЛУ операция сложения сводится к арифметическому сложению чисел, представленных в прямом и дополнительном кодах. Обратный код применяется редко, поскольку имеет два представления нуля, что затрудняет анализ результата операции. Алгоритм операции определяется типом применяемого кода.

Назначение блоков АЛУ:

RG1 – входной регистр

RGA, RGB – входные или буферные регистры

RG CM – регистр сумматора или аккумулятор

RG Пр – регистр признаков (иногда его называют регистром состояний)

СМ – сумматор n-разрядных чисел

 – обозначены управляющие сигналы, вырабатываемые блоком управления, они управляют вычислительным процессом в соответствии с кодом операции.

Каждый тип управляющего сигнала идет по своему тракту. Например, в RGA поступает три типа управляющих сигналов: обнуление, передача в обратном и прямом коде.

RG2, RG2' – используются при умножении.

+1 – сигнал подсуммирования единицы для преобразования дополнительного кода в прямой.

Работа АЛУ:

Из оперативной памяти по шине входа поступают операнды в регистр В (первое слагаемое или уменьшаемое) и в регистр 1 (второе слагаемое или вычитаемое).

Регистры 1 и А имеют прямую и инверсную связи для передачи кода (прямая используется при сложении, инверсная – при вычитании).

Вычитание производится по формуле: А + (-В). При вычитании число В передается в обратном коде, а к результату вычитания прибавляется единица. Результат суммирования (или вычитания) передается в регистр сумматора или аккумулятора и далее по шине выхода – в ОП.

При сложении двоичных кодов, включая и знаковые разряды, следует учитывать два правила:

1. Если возникает перенос из знакового разряда суммы при отсутствии переноса в этот разряд или перенос в знаковый разряд при отсутствии переноса из него, то имеется переполнение разрядной сетки, соответственно при отрицательной и положительной суммах.

2. Если нет переносов из знакового разряда и в знаковый разряд суммы, или есть оба эти переноса, то переполнения нет и при нуле в знаковом разряде сумма –положительна, а при единице – отрицательна.

На входы регистра признаков поступают:

1. значения всех разрядов сумматора: СМ [0] и СМ [1n-1]

2. перенос из знакового разряда: ПнСМ [0]

3. перенос в знаковый разряд: ПнСМ [1]

В результате чего, после выполнения операции в специальной комбинационной схеме (на рис. не показана) формируется признак результата.

Результат операции	Признак
0	00
<0	01
>0	10
Переполнение	11

Признаки формируются по следующим соотношениям:

00:

01:

10:

11:

Пр – прием, т.е. управляющий сигнал.

Операция сложения занимает 5 тактов.

Операция вычитания занимает 6 тактов.

§ 4.4 Методы умножения двоичных чисел.

В ЭВМ операция умножения сводится к сложению и сдвигу разрядов.

Методы умножения в АЛУ:

• Умножение, начиная с младшего разряда множителя при сдвиге множимого влево при неподвижной сумме частичных произведений

				1	0	1	1		→ 11						143
				1	1	0	1		→ 13
		+		1	0	1	1
			0	0	0	0
	+		0	1	0	1	1
		1	0	1	1
+		1	1	0	1	1	1
	1	0	1	1
1	0	0	0	1	1	1	1		→ 143

В ыводы:

1. После каждого сдвига множимого выполняется операция сложения.

2. Операция умножения состоит из n циклов (n – разрядность множителя).

3. В этом случае АЛУ должно иметь:

• регистр множимого со сдвигом влево 2(n-1) разрядности

• регистр множителя (n-1) разрядности

• сумматор и регистр сумматора 2(n-1) разрядности

Данный метод применяется редко из-за громоздкости регистров.

• Умножение, начиная с младших разрядов множителя со сдвигом суммы частичных произведений вправо при неподвижном множителе

				1	0	1	1
				1	1	0	1
				1	0	1	1		→ сдвиг
					1	0	1	1
				0	0	0	0
				0	1	0	1	1		→ сдвиг
					0	1	0	1	1
				1	0	1	1
				1	1	0	1	1	1		→ сдвиг
					1	1	0	1	1	1
				1	0	1	1
			1	0	0	0	1	1	1	1

Выводы:

1. Здесь происходит выравнивание суммы частичных произведений по старшему разряду.

2. Младшие разряды произведения по мере их получения можно перемещать в освобождающиеся разряды множителя, а старшие разряды множимого записать в регистр сумматора, и результаты перемножения снимать с двух регистров.

3. Все регистры и сумматоры одинарной разрядности.

Метод часто применяется вследствие компактности регистров и сумматора.

• Умножение, начиная со старших разрядов множителя при сдвиге суммы частичных произведений влево при неподвижном множителе

																		1				0				1				1
																		1				1				0				1
							←								1				0				1				1
														1				0				1				1
																		1				0				1				1
		←						1				0				0				0				0				1
							1			0				0				0				0				1
																		0				0				0				0
	←					1			0				0				0				0				1
				1			0			0				0				0				1
														1				0				1				1
		1		0			0			0				1				1				1

Выводы:

1. Сумматор и регистр сумматора 2n-разрядности.

2. Последовательность действий в цикле определяется старшим разрядом множителя.

3. Метод применяется в некоторых АЛУ, т.к. позволяет без дополнительных цепей сдвига выполнять деление чисел, в то время как во втором методе для деления необходимы цепи сдвига в регистре множимого (при делении – частного).

• умножение, начиная со старшего разряда множителя при сдвиге множимого вправо и неподвижной сумме частичных произведений

Замечание:

1. Перемножить этим методом самостоятельно.

2. Определить требования к регистрам и сумматорам по числу разрядов.

3. При делении этот метод требует дополнительных цепей сдвига.

4. Сумма частичных произведений здесь неподвижна, поэтому можно совмещать по времени операции сдвига и сложения.

5. Выбор метода умножения определяется соотношением затрат оборудования на цепи сдвига, разрядности и быстродействия.