длиться как можно меньше, иначе другие базовые ISR могут быть надолго замаскированы, теряя важную информацию, поступающую от других периферийных устройств.

В качестве упражнения попробуйте поиграть с приоритетами прерываний и посмотреть, что произойдет, если оба прерывания имеют одинаковый приоритет.

Вы можете заметить, что прерывание часто срабатывает просто от касания провода, даже если он не подключен к земле. Почему так происходит? Существуют две основные причины, по которым прерывание срабатывает «случайным образом». Прежде всего, современные микроконтроллеры стараются минимизировать утечки энергии, связанные с использованием внутренних подтягивающих к питанию/к земле резисторов. Таким образом, значение этих резисторов выбрано достаточно высоким (около 50 кОм). Если вы поиграете с уравнением делителя напряжения, вы сможете понять, что достаточно легко перетянуть I/O к низкому или высокому уровню напряжения при высоком значении сопротивления подтягивающего резистора. Во-вторых, здесь мы не делаем адекват-

ной борьбы с дребезгом входного вывода. Борьба с дребезгом (debouncing) – это процесс минимизации эффекта дребезга контактов, производимого «нестабильными» источниками (например, механическим переключателем). Обычно борьба с дребезгом выполняется аппаратно13 или программно путем подсчета времени, прошедшего с первого изменения состояния входа: в нашем случае, если вход остается низким в течение более чем определенного периода (обычно достаточно от 100 мс до 200 мс), то мы можем сказать, что вход был действительно подключен к земле). Как мы увидим в Главе 11, можно также использовать один канал таймера, сконфигурированного для работы в режиме захвата входа, чтобы определять, когда GPIO меняет состояние. Это дает нам возможность автоматически считать, сколько времени прошло с первого события. Кроме того, каналы таймера поддерживают встроенные и программируемые аппаратные фильтры, которые позволяют нам уменьшить количество внешних компонентов для борьбы с дребезгом вводов/выводов.

7.4.2. Cortex-M3/4/7

Cortex-M3/4/7 обладают более продвинутым механизмом приоритетов прерываний, чем механизм, доступный в микроконтроллерах на базе Cortex-M0/0+. Разработчикам предоставляется более высокая степень гибкости, часто являющаяся причиной головной боли для новичков. Более того, и в документации ARM, и в документации ST, приоритет прерываний представлен немного нелогично.

В ядрах Cortex-M3/4/7 приоритет каждого прерывания определяется регистром IPR. Это 8-разрядный регистр в архитектуре ядра ARMv7-M, которая допускает до 255 различных уровней приоритета. Однако на практике микроконтроллеры STM32, реализующие эти ядра, используют только четыре старших бита данного регистра, а все остальные биты равны нулю.

13 Обычно параллельного соединения конденсатора и резистора с выводами переключателя в большинстве случаев достаточно. Например, вы можете взглянуть на схемы платы Nucleo, чтобы увидеть, как инженеры ST борются с дребезгом контактов кнопки USER, подключенной к выводу PC13.

Рисунок 15. Содержимое регистра IPR в микроконтроллере STM32 на базе ядра Cortex-M3/4/7

На рисунке 15 четко показано, как интерпретируется содержимое регистра IPR. Это означает, что у нас есть только шестнадцать максимальных уровней приоритета: 0x00, 0x10, 0x20, 0x30, 0x40, 0x50, 0x60, 0x70, 0x80, 0x90, 0xA0, 0xB0, 0xC0, 0xD0, 0xE0, 0xF0. Чем ниже это число, тем выше приоритет. То есть IRQ, имеющий приоритет, равный 0x10, имеет более высокий приоритет, чем IRQ с уровнем приоритета, равным 0xA0. Если два прерывания срабатывают в одно и то же время, то приоритет будет отдан первому. Если процессор уже обслуживает прерывание и срабатывают прерывания с более высоким приоритетом, то обработка текущего прерывания приостанавливается, и управление переходит к прерыванию с более высоким приоритетом. Когда его обработка завершается, выполнение возвращается к предыдущему прерыванию, если в это время не происходит никаких других прерываний с более высоким приоритетом.

Пока что механизм практически не отличается от Cortex-M0/0+. Сложность возникает из-за того, что регистр IPR может быть логически разделен на две части: последовательность битов, определяющих приоритет вытеснения14, и последовательность битов, определяющих субприоритет. Первый уровень приоритета управляет приоритетами вытеснения между ISR. Если ISR имеет приоритет выше, чем другая, она прервет (вытеснит) выполнение ISR с более низким приоритетом в случае ее запуска. Субприоритет определяет, какая ISR будет выполняться первой в случае множества отложенных ISR, но он не будет влиять на вытеснение ISR.

Рисунок 16: Вытеснение прерываний в случае одновременного выполнения

На рисунке 16 показан пример вытеснения прерывания. A – это IRQ с более низким приоритетом, который срабатывает в момент времени t0. ISR начинает выполнение, но IRQ B, который имеет более высокий приоритет (более низкий уровень приоритета), срабатывает в момент времени t1, и выполнение ISR прерывания A останавливается. Через некоторое время срабатывает IRQ C в момент времени t2, и ISR B останавливается, а ISR C начинает свое выполнение. Когда оно заканчивается, возобновляется выполнение ISR B до ее завершения. Когда это происходит, возобновляется выполнение ISR A. Этот

14 Что усложняет понимание приоритетов прерываний, так это то, что в официальной документации ино-

гда приоритет вытеснения (preemption priority) также называют группой приоритетов (group priority). Это приводит к большой путанице, поскольку новички склонны представлять, что эти биты определяют своего рода привилегии Списка управления доступом (Access Control List, ACL). Здесь, чтобы упростить понимание данного вопроса, мы будем говорить только об уровне приоритета вытеснения.

На рисунке 18 показаны все пять возможных делений регистра IPR, в то время как в таблице 2 показано максимальное количество уровней приоритета вытеснения и уровней субприоритета, которые допускает каждая схема деления.

Таблица 2: Количество доступных уровней приоритета вытеснения на основе текущей схемы

сгруппированных приоритетов

Группа приоритетов NVIC Число уровней приоритета вытеснения Число уровней субприоритета

CubeHAL предоставляет следующую функцию для назначения приоритета IRQ:

void HAL_NVIC_SetPriority(IRQn_Type IRQn, uint32_t PreemptPriority, uint32_t SubPriority);

Библиотека HAL разработана таким образом, что PreemptPriority и SubPriority могут быть сконфигурированы номером уровня приоритета в диапазоне от 0 до 16. Значение автоматически смещается на старшие значащие биты. Это упрощает перенос кода на другой микроконтроллер с другим числом битов приоритета (по этой причине производители интегральных схем используют только левую часть регистра IPR).

Напротив, чтобы определить сгруппированные приоритеты, то есть то, как поделить ре-

гистр IPR между приоритетом вытеснения и субприоритетом, можно использовать сле-

дующую функцию:

HAL_NVIC_SetPriorityGrouping(uint32_t PriorityGroup);

где параметр PriorityGroup является одним из макросов из столбца Группа приорите-

тов NVIC в таблице 2.

В следующем примере15 показано, как работает механизм приоритета прерываний.

Имя файла: src/main-ex3.c

59 uint8_t blink = 0;

60

61int main(void) {

62GPIO_InitTypeDef GPIO_InitStruct;

66/* Разрешение тактирования портов GPIO */

67__HAL_RCC_GPIOC_CLK_ENABLE();

68__HAL_RCC_GPIOB_CLK_ENABLE();

69__HAL_RCC_GPIOA_CLK_ENABLE();

70

71/* Конфигурирование вывода GPIO : PC13 */

72GPIO_InitStruct.Pin = GPIO_PIN_13 ;

73GPIO_InitStruct.Mode = GPIO_MODE_IT_RISING;

15 Пример предназначен для работы с платой Nucleo-F401RE. Пожалуйста, обратитесь к примерам книги, если у вас другая плата Nucleo.

74GPIO_InitStruct.Pull = GPIO_PULLDOWN;

75HAL_GPIO_Init(GPIOC, &GPIO_InitStruct);

77/* Конфигурирование вывода GPIO : PB2 */

78GPIO_InitStruct.Pin = GPIO_PIN_2 ;

79GPIO_InitStruct.Mode = GPIO_MODE_IT_FALLING;

80GPIO_InitStruct.Pull = GPIO_PULLUP;

81HAL_GPIO_Init(GPIOB, &GPIO_InitStruct);

83/* Конфигурирование вывода GPIO : PA5 */

84GPIO_InitStruct.Pin = GPIO_PIN_5;

85GPIO_InitStruct.Mode = GPIO_MODE_OUTPUT_PP;

86GPIO_InitStruct.Pull = GPIO_NOPULL;

87GPIO_InitStruct.Speed = GPIO_SPEED_LOW;

88HAL_GPIO_Init(GPIOA, &GPIO_InitStruct);

90HAL_NVIC_SetPriority(EXTI15_10_IRQn, 0x1, 0);

93HAL_NVIC_SetPriority(EXTI2_IRQn, 0x0, 0);

94HAL_NVIC_EnableIRQ(EXTI2_IRQn);

95

96while(1);

97}

98

99void EXTI15_10_IRQHandler(void) {

100HAL_GPIO_EXTI_IRQHandler(GPIO_PIN_13);

101}

102

103void EXTI2_IRQHandler(void) {

104HAL_GPIO_EXTI_IRQHandler(GPIO_PIN_2);

105}

106

107void HAL_GPIO_EXTI_Callback(uint16_t GPIO_Pin) {

108if(GPIO_Pin == GPIO_PIN_13) {

109blink = 1;

110while(blink) {

111HAL_GPIO_TogglePin(GPIOA, GPIO_PIN_5);

112for(int i = 0; i < 1000000; i++);

113}

114}

115else {

116blink = 0;

117}

118}

Код должен быть достаточно простым для понимания, если предыдущее объяснение для вас понятно. Здесь у нас есть два IRQ, связанных с линиями 2 и 13 контроллера EXTI. Соответствующие им ISR вызывают HAL_GPIO_EXTI_IRQHandler(), который, в свою оче-

вого события. Кроме того, каналы таймера поддерживают встроенные и программируемые аппаратные фильтры, которые позволяют нам уменьшить количество внешних компонентов для борьбы с дребезгом вводов/выводов.

Важно отметить некоторые фундаментальные моменты. Прежде всего, в отличие от микроконтроллеров на базе Cortex-M0/0+, ядра Cortex-M3/4/7 позволяют динамически изменять приоритет прерывания, даже если оно уже разрешено. Во-вторых, необходимо соблюдать осторожность при динамическом снижении сгруппированных приоритетов. Давайте рассмотрим следующий пример. Предположим, что у нас есть три ISR с тремя убывающими приоритетами (приоритет указан в скобках): A (0x0), B (0x10), C (0x20). Предположим, что мы определили данные приоритеты, когда сгруппированные приори-

теты были равны NVIC_PRIORITYGROUP_4. Если мы снизим их до уровня NVIC_PRIORI-

TYGROUP_1, текущий уровень вытеснения будет интерпретироваться как субприоритет. Это приведет к тому, что процедуры обслуживания прерываний A, B и C будут иметь одинаковый уровень прерывания (то есть 0x0), и их невозможно будет вытеснить. Например, глядя на рисунок 20, мы можем заметить, что происходит с приоритетом ISR C, когда сгруппированные приоритеты снижаются с 4 до 1. Когда сгруппированные прио-

ритеты установлены в 4, приоритет ISR C составляет всего два уровня под равный 0 максимальный уровень приоритета (следующий наивысший уровень – 0x10, который является приоритетом B). Это означает, что C может быть вытеснен как A, так и B. Однако, если мы снизим сгруппированные приоритеты до 1, тогда приоритет C станет 0x0 (только бит 7 действует как приоритет), а оставшиеся биты интерпретируются контроллером NVIC как субприоритет. Это может привести к следующему сценарию:

1.все прерывания не смогут вытеснять друг друга;

2.если сработало прерывание C, и ЦПУ не обслуживает другое прерывание, начнется немедленное обслуживание прерывания C;

3.если ЦПУ обслуживает ISR C, и затем через короткое время срабатывают A и B, после завершения обслуживания прерывания C ЦПУ будет обслуживать A, а затем B;

4.если ЦПУ обслуживает другую ISR, и если срабатывает C, а затем через короткое время срабатывают A и B, сначала будет обслуживаться A, затем B, и затем C.

Рисунок 20: Что происходит с приоритетом ISR C при снижении сгруппированных приоритетов с

4 до 1

Прежде чем выяснить механизм приоритета прерываний, вам придется провести несколько экспериментов самостоятельно. Итак, попробуйте изменить Пример 3 так, чтобы изменение сгруппированных приоритетов приводило к одинаковому приоритету вытеснения для обоих IRQ.