- •Раздел 2 принципы построения и функционирования эвм и вычислительных систем (вс)
- •2.1. Структура эвм
- •2.2. Системы счисления
- •2.3. Формы представления чисел
- •2.3.1. Форма представления чисел с фиксированной точкой
- •2.3.2. Форма представления чисел с плавающей точкой
- •2.3.3. Форматы двоично-десятичных чисел
- •2.3. Машинные коды
- •2.3.1. Прямой код
- •2.3.2. Обратный код
- •2.3.3. Дополнительный код
- •2.4. Перевод чисел из одной системы представления в другую
- •2.4.1. Перевод между основаниями, составляющими степень двойки
- •2.4.2. Перевод целого числа из десятичного счисления в другое
- •2.4.3. Перевод дробного числа из десятичного счисления в другое
- •2.4.4. Перевод чисел в десятичную систему счисления
- •2.5. Арифметические действия над двоичными числами
- •2.5.1. Сложение
- •2.5.2. Вычитание
- •2.5.3. Умножение
- •2.5.4. Деление
- •2.6. Понятие алгебры логики
- •2.7. Простейшие логические функции
- •2.7.1. Логическая операция конъюнкция (логическое умножение)
- •2.7.2. Логическая операция дизъюнкция (логическое сложение)
- •2.7.3. Логическая операция инверсия (отрицание)
- •2.7.4. Логическая операция сложение по модулю 2
- •2.7.5. Логическая операция эквивалентность (функция тождества)
- •2.7.6. Логическая операция импликация (логическое следование)
- •2.7.7. Функция Шеффера
- •2.7.8. Стрелка Пирса ав, или функция Вебба a b
- •2.8. Основные правила преобразования формул
- •2.9. Кодирование текстовой информации
- •2.10. Составные части компьютера
- •2.11. Логические элементы
- •2.12. Триггеры
- •2.12.1. Общие сведения о триггерах
- •2.12.2. Асинхронный rs-триггер
- •2.12.3. Синхронный rs-триггер
- •2.12.3. Двухтактный rs-триггер
- •2.12.4. Асинхронный и синхронный d-триггеры
- •2.12.5. T-триггер
- •2.12.6. Jk-триггер
- •2.13. Типовые узлы комбинационного типа
- •2.13.1. Дешифраторы
- •2.13.2. Одноразрядный сумматор
- •2.13.3. Полусумматор
- •2.13.4. Многоразрядные сумматоры
- •2.13.5. Двоично-десятичные сумматоры
- •2.13.6. Мультиплексоры
- •2.13.7. Демультиплексоры
- •2.14. Типовые узлы накапливающего типа
- •2.14.1. Регистры
- •2.14.2. Счетчики
- •2.14.3. Двоично-десятичные счетчики
- •2.15. Классификация архитектур системы команд
- •2.15.1. Классификация по составу и сложности команд
- •2.15.2. Классификация по месту хранения операндов
- •2.15.3. Стековая архитектура
- •2.15.4. Аккумуляторная архитектура
- •2.15.5. Регистровая архитектура
- •2.15.6. Архитектура с выделенным доступом к памяти
- •2.16. Типы команд
- •2.16.1. Команды пересылки данных
- •2.16.2. Команды арифметической и логической обработки
- •2.16.3. Операции с целыми числами
- •2.16.4. Операции с числами в форме с плавающей запятой
- •2.16.5. Логические операции
- •2.16.6. Операции сдвигов
- •2.16.7. Операции с десятичными числами
- •2.16.8. Simd-команды
- •2.16.9. Команды для работы со строками
- •2.16.10. Команды преобразования
- •2.16.11. Команды ввода/вывода
- •2.16.12. Команды управления системой
- •2.16.13. Команды управления потоком команд
- •2.17. Формат команд
- •2.17.1. Длина команды
- •2.17.2. Разрядность полей команды
- •2.17.3. Выбор адресности команд
- •2.18. Способы адресации операндов
- •2.18.1. Непосредственная адресация
- •2.18.2. Прямая адресация
- •2.18.3. Косвенная адресация
- •2.18.4. Регистровая адресация
- •2.18.5. Косвенная регистровая адресация
- •2.18.6. Адресация со смещением
- •2.18.7. Относительная адресация
- •2.18.8. Базовая регистровая адресация
- •2.18.9. Индексная адресация
- •2.18.10. Страничная адресация
- •2.18.11. Блочная адресация
- •2.18.12. Распространенность различных видов адресации
- •2.19. Способы адресации в командах управления потоком команд
- •2.20. Функциональная организация фон-неймановской вычислительной машины
- •2.20.1. Устройство управления
- •2.20.2. Арифметико-логическое устройство
- •2.20.3. Основная память
- •2.20.4. Модуль ввода/вывода
- •2.21. Цикл команды
- •2.21.1. Стандартный цикл команды
- •2.21.2. Описание стандартных циклов команды для гипотетической машины
- •2.21.3. Машинный цикл с косвенной адресацией
2.13.4. Многоразрядные сумматоры
Они строятся из одноразрядных сумматоров. Число одноразрядных сумматоров равно разрядности слагаемых. При этом одноразрядные сумматоры связаны между собой только цепями переносов. Схема четырехразрядного сумматора показана на рис. 2.27.
Рис. 2.27. Четырехразрядный двоичный сумматор:
а – схема; б – условное графическое обозначение
На входы и подаются соответствующие разряды слагаемых, на вход поступает перенос из соседнего младшего разряда сумматора. Значение суммы в данном разряде подается на выход , значение переноса – в соседний старший разряд.
Недостатком схемы рис. 2.27 является большое время суммирования, так как единица переноса может проходить последовательно через все разряды сумматора (например, при сложении чисел типа 01111111 и 00000001). Такая схема называется сумматором с последовательными переносами. Для уменьшения времени задержки используют сумматоры с параллельными (рис. 2.28), сквозными или групповыми переносами.
Рис. 2.28 Сумматор с параллельными переносами
Сумматор с параллельными переносами состоит из схемы формирования суммы и схемы ускоренных переносов. Схема формирования суммы (верхняя часть рис. 2.28) выдает сигналы разрядных сумм. Схема ускоренных переносов вырабатывает сигналы переноса одновременно во всех разрядах. Идея построения таких схем заключается в том, что сигнал переноса должен обходить группы разрядов сумматора, в которых значение суммы или переноса равно единице. Это достигается за счет анализа значений слагаемых как в текущем разряде сумматора, так и во всех младших разрядах. Для упрощения схемы вводят вспомогательные функции формирования и распространения переносов. Функция формирования переноса Fi описывает условие возникновения переноса в разряде i: Функция распространения переносов определяет условие, при котором сигнал переноса из младшего разряда передается в соседний старший разряд: Тогда перенос из данного разряда передается, если . Схема ускоренных переносов (рис. 2.28) построена с учетом рекурсивного характера функций . Сигнал переноса формируется одновременно, при этом он во всех разрядах проходит через три логических элемента, и, следовательно, задержка сигнала переноса не зависит от разрядности сумматора.
Сумматор с параллельными переносами требует значительных аппаратурных затрат, причем сложность схемы сильно возрастает с увеличением разрядности сумматора. Поэтому многоразрядные сумматоры могут выполняться с групповыми переносами. Для этого сумматор разбивают на группы разрядов. Переносы в группах и между группами организуют параллельно, последовательно или по принципу сквозных переносов (рис. 2.29).
Рис. 2.29. Сумматор со сквозными переносами
В сумматорах со сквозными переносами сигнал переноса формируется в соответствии с функцией При этом сигнал переноса проходит в каждом разряде только через один элемент И, что меньше, чем в сумматоре с последовательными переносами.
Таким образом, сумматор со сквозными переносами занимает промежуточное положение между сумматорами с параллельными и последовательными переносами по быстродействию и аппаратным затратам.