- •Раздел 2 принципы построения и функционирования эвм и вычислительных систем (вс)
- •2.1. Структура эвм
- •2.2. Системы счисления
- •2.3. Формы представления чисел
- •2.3.1. Форма представления чисел с фиксированной точкой
- •2.3.2. Форма представления чисел с плавающей точкой
- •2.3.3. Форматы двоично-десятичных чисел
- •2.3. Машинные коды
- •2.3.1. Прямой код
- •2.3.2. Обратный код
- •2.3.3. Дополнительный код
- •2.4. Перевод чисел из одной системы представления в другую
- •2.4.1. Перевод между основаниями, составляющими степень двойки
- •2.4.2. Перевод целого числа из десятичного счисления в другое
- •2.4.3. Перевод дробного числа из десятичного счисления в другое
- •2.4.4. Перевод чисел в десятичную систему счисления
- •2.5. Арифметические действия над двоичными числами
- •2.5.1. Сложение
- •2.5.2. Вычитание
- •2.5.3. Умножение
- •2.5.4. Деление
- •2.6. Понятие алгебры логики
- •2.7. Простейшие логические функции
- •2.7.1. Логическая операция конъюнкция (логическое умножение)
- •2.7.2. Логическая операция дизъюнкция (логическое сложение)
- •2.7.3. Логическая операция инверсия (отрицание)
- •2.7.4. Логическая операция сложение по модулю 2
- •2.7.5. Логическая операция эквивалентность (функция тождества)
- •2.7.6. Логическая операция импликация (логическое следование)
- •2.7.7. Функция Шеффера
- •2.7.8. Стрелка Пирса ав, или функция Вебба a b
- •2.8. Основные правила преобразования формул
- •2.9. Кодирование текстовой информации
- •2.10. Составные части компьютера
- •2.11. Логические элементы
- •2.12. Триггеры
- •2.12.1. Общие сведения о триггерах
- •2.12.2. Асинхронный rs-триггер
- •2.12.3. Синхронный rs-триггер
- •2.12.3. Двухтактный rs-триггер
- •2.12.4. Асинхронный и синхронный d-триггеры
- •2.12.5. T-триггер
- •2.12.6. Jk-триггер
- •2.13. Типовые узлы комбинационного типа
- •2.13.1. Дешифраторы
- •2.13.2. Одноразрядный сумматор
- •2.13.3. Полусумматор
- •2.13.4. Многоразрядные сумматоры
- •2.13.5. Двоично-десятичные сумматоры
- •2.13.6. Мультиплексоры
- •2.13.7. Демультиплексоры
- •2.14. Типовые узлы накапливающего типа
- •2.14.1. Регистры
- •2.14.2. Счетчики
- •2.14.3. Двоично-десятичные счетчики
- •2.15. Классификация архитектур системы команд
- •2.15.1. Классификация по составу и сложности команд
- •2.15.2. Классификация по месту хранения операндов
- •2.15.3. Стековая архитектура
- •2.15.4. Аккумуляторная архитектура
- •2.15.5. Регистровая архитектура
- •2.15.6. Архитектура с выделенным доступом к памяти
- •2.16. Типы команд
- •2.16.1. Команды пересылки данных
- •2.16.2. Команды арифметической и логической обработки
- •2.16.3. Операции с целыми числами
- •2.16.4. Операции с числами в форме с плавающей запятой
- •2.16.5. Логические операции
- •2.16.6. Операции сдвигов
- •2.16.7. Операции с десятичными числами
- •2.16.8. Simd-команды
- •2.16.9. Команды для работы со строками
- •2.16.10. Команды преобразования
- •2.16.11. Команды ввода/вывода
- •2.16.12. Команды управления системой
- •2.16.13. Команды управления потоком команд
- •2.17. Формат команд
- •2.17.1. Длина команды
- •2.17.2. Разрядность полей команды
- •2.17.3. Выбор адресности команд
- •2.18. Способы адресации операндов
- •2.18.1. Непосредственная адресация
- •2.18.2. Прямая адресация
- •2.18.3. Косвенная адресация
- •2.18.4. Регистровая адресация
- •2.18.5. Косвенная регистровая адресация
- •2.18.6. Адресация со смещением
- •2.18.7. Относительная адресация
- •2.18.8. Базовая регистровая адресация
- •2.18.9. Индексная адресация
- •2.18.10. Страничная адресация
- •2.18.11. Блочная адресация
- •2.18.12. Распространенность различных видов адресации
- •2.19. Способы адресации в командах управления потоком команд
- •2.20. Функциональная организация фон-неймановской вычислительной машины
- •2.20.1. Устройство управления
- •2.20.2. Арифметико-логическое устройство
- •2.20.3. Основная память
- •2.20.4. Модуль ввода/вывода
- •2.21. Цикл команды
- •2.21.1. Стандартный цикл команды
- •2.21.2. Описание стандартных циклов команды для гипотетической машины
- •2.21.3. Машинный цикл с косвенной адресацией
2.12.6. Jk-триггер
Такие триггеры называют универсальными. Универсальность схемы JK-триггера состоит в том, что простой коммутацией входов и выходов можно получать схемы других типов триггеров.
JK -триггер имеет два информационных входа. Вход J используется для установки триггера в состояние «1», а вход К – в состояние «0», т.е. входы J и K аналогичны входам S и R RS-триггера. Отличие JK-триггер от RS-триггера заключается в том, что на входы J и K могут одновременно поступать сигналы «1». В этом случае JK-триггер изменяет свое состояние. Таким образом, он работает так же, как RS-триггер, за исключением комбинации сигналов J = 1; K = 1, при которой он работает как Т-триггер.
При С = 1 переходы JK-триггера описывает табл. 2.11.
Таблица 2.11. Переходы JK-триггера
Входы |
Состояния |
||
J |
K |
0 |
1 |
0 |
0 |
0 |
1 |
0 |
1 |
0 |
0 |
1 |
0 |
1 |
1 |
1 |
1 |
1 |
0 |
Функциональная схема двухтактного JK-триггера и его условное графическое изображение показаны на рис. 2.21. Этот триггер представляет собой комбинацию RS- и Т-триггеров, что согласуется с логикой его работы. Примеры построения других типов триггеров на основе JK-триггера представлены на рис. 2.22. Следует отметить, что триггер любого типа можно преобразовать в любой другой триггер.
Рис. 2.21. Двухтактный JK-триггер:
а – схема; б – условное графическое обозначение
Рис. 2.22. Схемы преобразования JK-триггера:
а – в D-триггер; б – в Т-триггер; в – RS-триггер
2.13. Типовые узлы комбинационного типа
2.13.1. Дешифраторы
Дешифраторы DC имеют несколько входов (n) и несколько выходов (N) и предназначены для преобразования входного кода в сигнал только на одном из выходов. Обычно N = 2n. Такие дешифраторы называются полными. Входной сигнал рассматривается как двоичное число. При поступлении числа на входы дешифратора только на одном его выходе, номер которого равен числу на входе, выдается сигнал «1», а на остальных выходах – сигнал «0». Нумерация выходов начинается с «0». Например, если дешифратор имеет три входа и на него поступает сигнал «101» то на пятом выходе возникнет сигнал «1», а на остальных выходах – «0». Дешифраторы используются, например, в устройствах памяти для выбора заданной ячейки по ее адресу.
Логику работы дешифратора на два входа описывает табл. 2.12.
В соответствии с таблицей истинности логические функции выходов дешифратора имеют следующий вид: ; ; ; Функциональная схема дешифратора на два входа с инверсными выходами, выполненная на элементах И-НЕ и его условное графическое обозначение приведены на рис. 2.23. Наличие инверсных выходов означает, что на одном из выходов дешифратора сигнал равен нулю а на всех остальных – единице.
Таблица 2.12. Логика работы дешифратора
Входы |
Выходы |
|||||
a |
b |
f0 |
f1 |
f2 |
f3 |
|
0 |
0 |
1 |
0 |
0 |
0 |
|
0 |
1 |
0 |
1 |
0 |
0 |
|
1 |
0 |
0 |
0 |
1 |
0 |
|
1 |
1 |
0 |
0 |
0 |
1 |
Рис. 2.23. Дешифратор на два входа:
а – функциональная схема; б – условное графическое обозначение
Такой дешифратор состоит из нескольких одинаковых схем не связанных между собой, и называется линейным. При большом числе входов дешифраторы имеют более сложную структуру (пирамидальные и ступенчатые дешифраторы).
Из дешифраторов с некоторым числом входов можно построить дешифратор на большее число входов. Каскадный принцип построения таких дешифраторов показан на рис. 2.24, где дешифратор с четырьмя входами выполнен на синхронизируемых двухвходовых дешифраторах с инверсными выходами. Схема такого дешифратора состоит из двух ступеней. Первую ступень составляет дешифратор на два входа, на который поступают два из четырех входных сигналов (с, d). Выходные сигналы первой ступени разрешают работу одного из четырех дешифраторов второй ступени, на основные входы которых поступают остальные входные сигналы (a, b). В каждый момент времени в зависимости от значений сигналов (с, d) работает один из дешифраторов второй ступени. Совместная работа всех четырех дешифраторов позволяет формировать один из 16 выходных сигналов в соответствии с входным сигналом (а, b, с, d).
Рис. 2.24. Каскадный дешифратор
Входы синхронизации С являются инверсными, т. е. при С = 1 на всех выходах дешифратора сигналы равны единице, а при С = 0 только на одном из выходов сигнал равен нулю, так как дешифратор имеет инверсные выходы.