
- •Раздел 2 принципы построения и функционирования эвм и вычислительных систем (вс)
- •2.1. Структура эвм
- •2.2. Системы счисления
- •2.3. Формы представления чисел
- •2.3.1. Форма представления чисел с фиксированной точкой
- •2.3.2. Форма представления чисел с плавающей точкой
- •2.3.3. Форматы двоично-десятичных чисел
- •2.3. Машинные коды
- •2.3.1. Прямой код
- •2.3.2. Обратный код
- •2.3.3. Дополнительный код
- •2.4. Перевод чисел из одной системы представления в другую
- •2.4.1. Перевод между основаниями, составляющими степень двойки
- •2.4.2. Перевод целого числа из десятичного счисления в другое
- •2.4.3. Перевод дробного числа из десятичного счисления в другое
- •2.4.4. Перевод чисел в десятичную систему счисления
- •2.5. Арифметические действия над двоичными числами
- •2.5.1. Сложение
- •2.5.2. Вычитание
- •2.5.3. Умножение
- •2.5.4. Деление
- •2.6. Понятие алгебры логики
- •2.7. Простейшие логические функции
- •2.7.1. Логическая операция конъюнкция (логическое умножение)
- •2.7.2. Логическая операция дизъюнкция (логическое сложение)
- •2.7.3. Логическая операция инверсия (отрицание)
- •2.7.4. Логическая операция сложение по модулю 2
- •2.7.5. Логическая операция эквивалентность (функция тождества)
- •2.7.6. Логическая операция импликация (логическое следование)
- •2.7.7. Функция Шеффера
- •2.7.8. Стрелка Пирса ав, или функция Вебба a b
- •2.8. Основные правила преобразования формул
- •2.9. Кодирование текстовой информации
- •2.10. Составные части компьютера
- •2.11. Логические элементы
- •2.12. Триггеры
- •2.12.1. Общие сведения о триггерах
- •2.12.2. Асинхронный rs-триггер
- •2.12.3. Синхронный rs-триггер
- •2.12.3. Двухтактный rs-триггер
- •2.12.4. Асинхронный и синхронный d-триггеры
- •2.12.5. T-триггер
- •2.12.6. Jk-триггер
- •2.13. Типовые узлы комбинационного типа
- •2.13.1. Дешифраторы
- •2.13.2. Одноразрядный сумматор
- •2.13.3. Полусумматор
- •2.13.4. Многоразрядные сумматоры
- •2.13.5. Двоично-десятичные сумматоры
- •2.13.6. Мультиплексоры
- •2.13.7. Демультиплексоры
- •2.14. Типовые узлы накапливающего типа
- •2.14.1. Регистры
- •2.14.2. Счетчики
- •2.14.3. Двоично-десятичные счетчики
- •2.15. Классификация архитектур системы команд
- •2.15.1. Классификация по составу и сложности команд
- •2.15.2. Классификация по месту хранения операндов
- •2.15.3. Стековая архитектура
- •2.15.4. Аккумуляторная архитектура
- •2.15.5. Регистровая архитектура
- •2.15.6. Архитектура с выделенным доступом к памяти
- •2.16. Типы команд
- •2.16.1. Команды пересылки данных
- •2.16.2. Команды арифметической и логической обработки
- •2.16.3. Операции с целыми числами
- •2.16.4. Операции с числами в форме с плавающей запятой
- •2.16.5. Логические операции
- •2.16.6. Операции сдвигов
- •2.16.7. Операции с десятичными числами
- •2.16.8. Simd-команды
- •2.16.9. Команды для работы со строками
- •2.16.10. Команды преобразования
- •2.16.11. Команды ввода/вывода
- •2.16.12. Команды управления системой
- •2.16.13. Команды управления потоком команд
- •2.17. Формат команд
- •2.17.1. Длина команды
- •2.17.2. Разрядность полей команды
- •2.17.3. Выбор адресности команд
- •2.18. Способы адресации операндов
- •2.18.1. Непосредственная адресация
- •2.18.2. Прямая адресация
- •2.18.3. Косвенная адресация
- •2.18.4. Регистровая адресация
- •2.18.5. Косвенная регистровая адресация
- •2.18.6. Адресация со смещением
- •2.18.7. Относительная адресация
- •2.18.8. Базовая регистровая адресация
- •2.18.9. Индексная адресация
- •2.18.10. Страничная адресация
- •2.18.11. Блочная адресация
- •2.18.12. Распространенность различных видов адресации
- •2.19. Способы адресации в командах управления потоком команд
- •2.20. Функциональная организация фон-неймановской вычислительной машины
- •2.20.1. Устройство управления
- •2.20.2. Арифметико-логическое устройство
- •2.20.3. Основная память
- •2.20.4. Модуль ввода/вывода
- •2.21. Цикл команды
- •2.21.1. Стандартный цикл команды
- •2.21.2. Описание стандартных циклов команды для гипотетической машины
- •2.21.3. Машинный цикл с косвенной адресацией
2.12.4. Асинхронный и синхронный d-триггеры
В вычислительной технике широко применяют D-триггеры, которые реализуют функцию временной задержки входного сигнала. Также D-триггеры имеют один информационный вход. Логика работы асинхронного D-триггера описывается таблицей переходов (табл. 2.7).
Таблица 2.7. Переходы асинхронного D-триггера
Вход |
Состояния |
|
D |
0 |
1 |
0 |
0 |
0 |
1 |
1 |
1 |
В асинхронном D-триггере состояние (выходной сигнал) Qt+1 повторяет значение входного сигнала Dt, поэтому асинхронный D-триггер по существу не является элементом памяти и рассматривается только как основа для построения синхронного D-триггера.
Функциональная схема и условное графическое обозначение синхронного D -триггера, построенного на основе синхронного RS-триггера, показаны на рис. 2.18. Для преобразования RS-триггера в D-триггер сигнал D подается на вход S непосредственно, а на вход R – через инвертор. Если при С = 1 на вход D подать сигнал «1», то триггер перейдет в состояние «1», а при подаче сигнала D = 0 в триггер будет записан «0». Таким образом, для записи в D-триггер единицы на вход D нужно подать сигнал «1», а для записи нуля – сигнал «0» (так как триггер синхронный, на вход С необходимо в обоих случаях подавать сигнал «1»). Это делает D-триггер удобным для использования в схемах статической памяти, так как для записи достаточно иметь одну линию на разряд данных. При этом сигнал С является общим для всех разрядов записываемых данных.
Рис. 2.18. Синхронный D-триггер:
а – схема; б – условное графическое обозначение
Логику работы синхронного D-триггера описывает табл. 2.8. Эту логику можно охарактеризовать выражением «что надо записать в D-триггер, то и подается на его вход».
Таблица 2.8. Переходы синхронного D-триггера
Входы |
Состояния |
||
D |
C |
0 |
1 |
0 |
0 |
0 |
1 |
0 |
1 |
0 |
0 |
1 |
0 |
0 |
1 |
1 |
1 |
1 |
1 |
Наличие входа синхронизации позволяет записывать новые данные в триггер только в определенные моменты времени (при С = 1). В промежутках между ними данные в триггере сохраняются без изменения. При чтении данных из триггера его состояние также не меняется.
2.12.5. T-триггер
Этот триггер имеет один информационный вход. Логику работы асинхронного Т-триггера характеризует таблица переходов (табл. 2.9).
Таблица 2.9. Переходы асинхронного Т-триггера
Входы |
Состояния |
|
Т |
0 |
1 |
0 |
0 |
1 |
1 |
1 |
0 |
При Т = 1 асинхронный Т-триггер меняет свое состояние на противоположное, а при Т = 0 состояние триггера не изменяется.
Так как Т-триггер суммирует (или подсчитывает) по модулю два числа единиц, поступающих на его информационный вход, то Т-триггер называют также триггером со счетным входом.
Логику работы синхронного Т-триггера описывает табл. 2.10.
Таблица 2.10. Переходы синхронного Т-триггера
Входы |
Состояния |
||
С |
Т |
0 |
1 |
0 |
0 |
0 |
1 |
0 |
1 |
0 |
1 |
1 |
0 |
0 |
1 |
1 |
1 |
1 |
0 |
При С = 0 триггер не изменяет своего состояния, а при С = 1 работает как асинхронный Т-триггер.
Функциональная схема Т-триггера может быть построена на основе синхронного RS-триггера (однотактного или двухтактного). Схемы асинхронного и синхронного Т-триггеров показаны на рис. 2.19 и 2.20 соответственно.
Рис. 2.19. Асинхронный Т-триггер:
а – схема; б – условное графическое обозначение
Рис. 2.20. Синхронный N-триггер:
а – схема; б – условное графическое обозначение
Поскольку на этих схемах сигнал с выхода триггера поступает на его же вход, триггер должен во время переключения сохранять состояние и одновременно воспринять новую информацию. Для устойчивой работы в этом случае целесообразно использовать двухтактные триггеры.