- •1.Способы представления цифровой информации. Основные характеристики элементов эвм. Логическая модель элементов с потенциальным представлением информации.
- •2.Переключательная характеристика цифрового элемента. Понятие Базиса. Таблицы Истинности, Прямые и инверсные входы и выходы логических э лементов. Уго элементов.
- •3.Реализация функций Алгебры логики (фал) на элементах эвм. Способы задания функций. Переход от одних способов задания фал к другим.Минимизация Методом Квайна Мак-Класски.
- •4.Построение комбинационных схем на логических элементах. Технологии минимизации комбинационных схем. Использование диаграмм Вейча для минимизации фал.
- •Использование диаграмм вейча для минимизации.
- •5.Задачи анализа и синтеза цифровых схем. Минимизация не полностью определенных фал.
- •6.Мультиплексоры и их назначение. Уго. Увеличение разрядности мультиплексоров. Реализация фал на мультиплексоре.
- •Увеличение разрядности мультиплексоров
- •7. Дешифраторы и их назначение, построение, увеличение разрядности дешифраторов. Реализация фал на дешифраторе.
- •8.Использование мультиплексоров, дешифраторов и запоминающих устройств для построения логических функций.
- •9.Сумматоры. Комбинационные сумматоры. Принципы организации цепей переноса в сумматорах.
- •Комбинационные сумматоры. Принципы организации цепей переноса в сумматорах.
- •10 Сумматоры. Накапливающие сумматоры. Принципы организации цепей переноса в сумматорах.
- •11 Сумматоры. Комбинированные сумматоры. Принципы организации цепей переноса в сумматорах.
- •12 Элементарные триггерные ячейки на элементах и-не и или-не. Rs- триггер, таблица и матрица переходов.
- •13.14.15. Триггерные схемы. Классификация. Таблицы и матрицы переходов. Построение произвольного триггера на базе rs – триггера, dv триггера, jk триггера.
- •16.Асинхронные и синхронные триггерные схемы. Двухступенчатые триггерные схемы.
- •17. Схемы триггеров со статическим и динамическим управлением.
- •Синхронные триггеры с динамическим управлением записью
- •18. Синхронные и асинхронные одноступенчатые триггеры тиво rs, dv,t синхронный rs - триггер
- •20. Триггер с динамическим управлением записью. Временная диаграмма.
- •21.Регистры. Классификация. Уго регистров. Регистры хранения и сдвига.
- •22. Последовательный и параллельный сдвигающие регистры.
- •24. Счетчик по модулю м. Проектирование счетчиков. Изменение коэффициента пересчета.
- •25.Проектирование счетчика с заданным набором состояний на rs триггерах.
- •27.Проектирование счетчика с заданным набором состояний на jk триггерах.
- •Составление функций возбуждения триггеров счетчика
- •26.Проектирование счетчика с заданным набором состояний на dv триггерах.
- •28.Счетчики. Реверсивный счетчик. Функция параллельной загрузки. Увеличение разрядности.
- •Реверсивный счетчик
- •29. Асинхронные счетчики. Построение счетчика произвольной разрядности. Организация цепей переноса в асинхронных счетчиках.
- •Межразрядные связи реверсивного асинхронного счетчика с последовательным переносом.
- •30. Микросхемы памяти. Организация микросхемы памяти с произвольной выборкой. Временная диаграмма цикла записи.
- •31. Общая структура микросхемы памяти с произвольной выборкой. Временная диаграмма цикла чтения.
- •Уго микросхемы памяти.
- •32.Реализация фал на микросхемах памяти.
- •33.Запоминающая ячейка статического типа, устройство и принцип работы.
- •34. Запоминающая ячейка динамического типа, устройство и принцип работы.
- •35. Программируемые логические интегральные схемы. Основные принципы построения плм.
- •38.Реализация логических функций в плис, lut- назначение и устройство
- •39.Блоки ввода вывода Плис, Теневая память. Программируемые соединения
12 Элементарные триггерные ячейки на элементах и-не и или-не. Rs- триггер, таблица и матрица переходов.
RS-ТРИГГЕР
Синхронный RS-триггер со статическим управлением записью реализуется подключением двух элементов И-НЕ к ЗЯ (рис. 3.3). Смена сигналов на логических входах R и S разрешена между СИ.
Синхронный RS-триггер со статическим управлением записью, его условное графическое обозначение и таблица переходов (рис ниже), где Q(t) - хранение предыдущего состояния
Матрица переходов |
||
Q(t)=>Q(t) |
S |
R |
0-0 |
0 |
X |
0-1 |
1 |
0 |
1-0 |
0 |
1 |
1-1 |
X |
0 |
13.14.15. Триггерные схемы. Классификация. Таблицы и матрицы переходов. Построение произвольного триггера на базе rs – триггера, dv триггера, jk триггера.
Триггер - основа функциональных узлов последовательного типа
Триггером называется устройство с двумя устойчивыми состояниями. Триггеры представляют собой простейшие последовательностные устройства и широко используются в электронных устройствах различного назначения как в виде самостоятельных узлов, так и в качестве элементов для построения более сложных цифровых устройств (счетчиков, регистров, запоминающих устройств).
Классификация триггерных схем:
по логике работы:
D – триггер;
T – триггер;
RS – триггер;
JK – триггер;
DV – триггер;
Прочие.
по времени:
1. Синхронные:
a. Одноступенчатые триггерные схемы;
статическое управление записью по уровню;
динамическое управление по фронту
b. двухступенчатые триггерные схемы (статическое управление записью по уровню);
2. Асинхронные.
Таблицы переходов:
D – триггер: T-триггер
-
D
Q(t+1)
Т
Q(t+1)
0
0
0
Q(t)
1
1
1
_____
Q(t)
Таблица и матрица переходов: RS – триггер на эл-тах И-НЕ:
-
__
S
__
R
Q(t+1)
Q(t)
Q(t+1)
__
S
__
R
0
0
Х
0
0
1
Х
0
1
0
0
1
0
1
1
0
1
1
0
1
0
1
1
Q(t)
1
1
Х
1
Таблица и матрица переходов:
JK– триггер:
-
J
K
Q(t+1)
Q(t)
Q(t+1)
J
K
0
0
Q(t)
0
0
0
А1
0
1
0
0
1
1
А2
1
0
1
1
0
А3
1
1
1
_____
Q(t)
1
1
А4
0
Таблица и матрица переходов:
DV– триггер:
-
D
V
Q(t+1)
Q(t)
Q(t+1)
D
V
0
0
Q(t)
0
0
A1
____
A1В1
1
0
Q(t)
0
1
1
1
0
1
0
1
0
0
1
1
1
1
1
1
А2
А2В2
Построение произвольного триггера на базе RS – триггера
Т – триггер D – триггер JK - триггер
R
S
C
Q
D
Т
R
S
C
Q
С
R
S
C
Q
&
&
K
J
Построение произвольного триггера на базе D – триггера
Т – триггер
D
C
Q
Т
Построение произвольного триггера на базе JK – триггера
Т – триггер D – триггер
J
K
C
Q
D
Т
J
K
C
Q
С