- •1.Способы представления цифровой информации. Основные характеристики элементов эвм. Логическая модель элементов с потенциальным представлением информации.
- •2.Переключательная характеристика цифрового элемента. Понятие Базиса. Таблицы Истинности, Прямые и инверсные входы и выходы логических э лементов. Уго элементов.
- •3.Реализация функций Алгебры логики (фал) на элементах эвм. Способы задания функций. Переход от одних способов задания фал к другим.Минимизация Методом Квайна Мак-Класски.
- •4.Построение комбинационных схем на логических элементах. Технологии минимизации комбинационных схем. Использование диаграмм Вейча для минимизации фал.
- •Использование диаграмм вейча для минимизации.
- •5.Задачи анализа и синтеза цифровых схем. Минимизация не полностью определенных фал.
- •6.Мультиплексоры и их назначение. Уго. Увеличение разрядности мультиплексоров. Реализация фал на мультиплексоре.
- •Увеличение разрядности мультиплексоров
- •7. Дешифраторы и их назначение, построение, увеличение разрядности дешифраторов. Реализация фал на дешифраторе.
- •8.Использование мультиплексоров, дешифраторов и запоминающих устройств для построения логических функций.
- •9.Сумматоры. Комбинационные сумматоры. Принципы организации цепей переноса в сумматорах.
- •Комбинационные сумматоры. Принципы организации цепей переноса в сумматорах.
- •10 Сумматоры. Накапливающие сумматоры. Принципы организации цепей переноса в сумматорах.
- •11 Сумматоры. Комбинированные сумматоры. Принципы организации цепей переноса в сумматорах.
- •12 Элементарные триггерные ячейки на элементах и-не и или-не. Rs- триггер, таблица и матрица переходов.
- •13.14.15. Триггерные схемы. Классификация. Таблицы и матрицы переходов. Построение произвольного триггера на базе rs – триггера, dv триггера, jk триггера.
- •16.Асинхронные и синхронные триггерные схемы. Двухступенчатые триггерные схемы.
- •17. Схемы триггеров со статическим и динамическим управлением.
- •Синхронные триггеры с динамическим управлением записью
- •18. Синхронные и асинхронные одноступенчатые триггеры тиво rs, dv,t синхронный rs - триггер
- •20. Триггер с динамическим управлением записью. Временная диаграмма.
- •21.Регистры. Классификация. Уго регистров. Регистры хранения и сдвига.
- •22. Последовательный и параллельный сдвигающие регистры.
- •24. Счетчик по модулю м. Проектирование счетчиков. Изменение коэффициента пересчета.
- •25.Проектирование счетчика с заданным набором состояний на rs триггерах.
- •27.Проектирование счетчика с заданным набором состояний на jk триггерах.
- •Составление функций возбуждения триггеров счетчика
- •26.Проектирование счетчика с заданным набором состояний на dv триггерах.
- •28.Счетчики. Реверсивный счетчик. Функция параллельной загрузки. Увеличение разрядности.
- •Реверсивный счетчик
- •29. Асинхронные счетчики. Построение счетчика произвольной разрядности. Организация цепей переноса в асинхронных счетчиках.
- •Межразрядные связи реверсивного асинхронного счетчика с последовательным переносом.
- •30. Микросхемы памяти. Организация микросхемы памяти с произвольной выборкой. Временная диаграмма цикла записи.
- •31. Общая структура микросхемы памяти с произвольной выборкой. Временная диаграмма цикла чтения.
- •Уго микросхемы памяти.
- •32.Реализация фал на микросхемах памяти.
- •33.Запоминающая ячейка статического типа, устройство и принцип работы.
- •34. Запоминающая ячейка динамического типа, устройство и принцип работы.
- •35. Программируемые логические интегральные схемы. Основные принципы построения плм.
- •38.Реализация логических функций в плис, lut- назначение и устройство
- •39.Блоки ввода вывода Плис, Теневая память. Программируемые соединения
38.Реализация логических функций в плис, lut- назначение и устройство
Генераторы логических функций
Наиболее важными программируемыми элементами логического блока являются схемы F-LUT, G-LUT и Н-LUT (см. рис. 1.2), вырабатывающие значения логических функций. С помощью элементов F и G можно реализовать любую логическую функцию четырех переменных, а элемент Н позволяет сформировать значение любой логической функции трех переменных. Как построить универсальную схему, реализующую логические функции 4 переменных? Если решать эту задачу на уровне вентилей, то она оказывается очень сложной, но если посмотреть на нее с другой точки зрения, то ее решение значительно облегчается.
Любая функция 4-х переменных может быть описана таблицей истинности, состоящей из 16 строк. Предположим, что мы храним таблицу истинности в одноразрядной памяти на 16 слов. Подавая на адресные входы памяти четыре входных бита, мы получаем на выходе значение функции для этой комбинации значений переменных.
Именно такой подход был принят разработчиками ПЛИС FPGA в фирме Xilinx. Схемы F и G, вырабатывающие значения логических функций, фактически являются очень компактными и быстрыми статическими ЗУ 16×1, а схема Н представляет собой статическое ЗУ 8×1. Когда логический блок используется для выполнения логических операций, то в статическое ЗУ загружаются таблицы истинности логических функций F, G и Н. Время вычисления результата не зависит от воспроизводимой функции и равно времени считывания слова из памяти.
Обратите внимание, что сигналы с выходов схем F и G, а также сигналы, поступающие на дополнительные входы логического блока, можно подать через мультиплексоры группы А на входы схемы Н (см. рис. 1.2), поэтому можно реализовать логические функции с числом переменных больше четырех. Ниже приведен перечень функций, которые можно реализовать с помощью схем F, G и Н в одном логическом блоке:
любая функция с числом переменных не более четырех плюс любая другая функция с числом переменных не более четырех, которые не связаны с переменными первой функции, плюс любая третья функция с числом независимых переменных не более трех;
любая одна функция пяти переменных;
любая функция четырех переменных плюс некоторые другие функции шести переменных, не зависящих от переменных первой функции;
некоторые функции с числом переменных до девяти, включая проверку на четность и проверку равенства двух 4-разрядных двоичных слов. При соответствующем программировании мультиплексоров группы В сигналы с выходов схем, вырабатывающих значения функций, могут быть выведены на выходы X и У логического блока или запомнены в переключающихся по фронту D-триггерах.
Помимо удобства программирования, применение памяти для хранения таблиц истинности имеет другое важное достоинство. Каждая таблица преобразования LUT (Look-Up Table) может быть использована как оперативное запоминающее устройство с организацией 16x1 или как 16-разрядный сдвиговый регистр. Это дает возможность использовать в проектах небольшие по объему блоки распределенной по кристаллу памяти.