§17.Микросхема 80186

Микросхема 8016 представляет собой усовершенствованный вариант про­цессора 8086 с внутренним генератором синхронизации, логикой управления прерываниями, схемой таймеров, контроллерами ПДП и программируе­мыми системами выбора кристалла. Разводка контактов и схема процессора 80186 приведены на рис. 17.1, откуда видно, что он имеет 68 контактов и размещен в корпусе с 4-сторонним расположением контакгов (выводов).

Сигналы на линиях TЕST, NM1, А19/S6-A16/S3, AD15-AD0, BHE/S7, LOCК (i S2-S0 имеют глкие же t мысл и временные диаграммы, что и у микропроцессора 8086 в максимальном режиме. Благодаря такой совместимости в системах с процессором 80186 можно применяв микросхемы управле­ния шиной 8288 и 8289, а также внешние процессоры 8087 и 8089, которые разработаны для-семейства 8086/8088. Сигналы DT/R, DEN, HOLD и HLDA выполняют такие же функции, что и у микропроцессора 8086 в минималь­ном режиме. Назначения сигналов ALE/QS0, WR/QS1 и RD/QSMD определяются в процессе сброса по результату опроса сигнала RD/QSMD. Если он имеет низкий уровень (т. е подключен на землю), процессор 80186 переводится в режим состояния очереди и сигналы ALE/QS0 и WR/QS1 отражают состоя­ние очереди (как в максимальном режиме микропроцессора 8086), а сигнал RD/QSMD при обычной работе не играет роли: в противном случае (RD/QSMD =1) сигналы ALE, WR u RB действуют как в минимальном режи­ме микропроцессора 8086. Вход синхронной готовности SRDY аналогичен входу REАDY микропроцессора 8086 и должен синхронизироваться извне. Процессор 80186 имеет одно напряжение питания +5 В, которое подается на вход V_SS. Контакты V_SS предназначены для системной земли. Все остальные сигналы процессора 80186 в микропроцессоре 8086 отсутствуют.

Линии ARDY, RES, RESET, CLKOUT, XI и Х2 подключены к внутреннему генератору синхронизации, похожему на генератор 8284А. Сигнал на входе асинхронной готовности ARDY аналогичен входу RDY генератора 8284А и синхронизируется внутренней схемой генератора синхронизации. Вход RES предназначен для подачи сигнала сброса, а сигнал RESET представляет собой синхронизированный выход сигнала RES. Выходной сигнал синхронизации CLKOUT требуегся в логике управления шиной и интерфейсах. Осциллятор (кварц), определяющий частоту синхронизации (она установлена равной 8 МГц), пидключается на входы XI и Х2.

Линии INTO, INT1, INT2/ INTА0 и INT3/INTA1 подключаются к логике управления прерываниями. Использование их зависит от режима, который определяегся битами в регистрах управления, находящихся в контроллере прерываний. В режиме iRMX 86 контроллер 8259А должен применяться как основное устройство управления прерываниями и необходима специальная npoграмма инициализации. Режим iRMX 86 делает контроллер совместимым с операционной системой iRMX 86, а три других режима не относятся к IRMX 86. Это режимы:

Рис.17.1. Разводка контактов и схема процессора 80186.

Вложенный. Все четыре линии применяются как входы запросов прерыва­ний, а внутренняя работа контроллера примерно напоминает работу микросхемы 8259А, но имеются четыре входа запросов прерывании вместо восьми и не разрешается подключать ведомые контроллеры 8259А

Каскадный. Пары INT0-INT2/INTA0 и INT1-INT3/INTA1 действуют как па­ры запрос/подтверждение. Каждую из них можно подключить к отдельному устройству, приоритетной цепочке, контроллеру 8259A или каскадно вклю-ченным 8259А. В последнем варианте каждая пара может обслуживать до 64 линий прерываний.

Специальный вложенный. Аналогичен предыдущему режиму, но каскади­рованные ведущие контроллеры 8259А работают в специальном вложенном режиме.

Процессор 80186 имеет три таймера, один из которых подключен к паре TMR IN 0 и TMR OUT 0, другой - к паре TMR IN 1 и TMR OUT 1, а третий внешне недоступен, но может быгь делителем первых двух таймеров или ис­точником запросов в одном из внутренних контроллеров ПДП. Выполняе­мая таймером функция зависит от режима работы. Внешне доступные тайме­ры можно перевести в один из нескольких режимов, в которых входы TMR IN используются для подачи сигналов управления или синхронизации, а выходы TMR OUT формируют одиночные импульсы или непрерывные сигналы.

Линии UCS, LCS, MCS3-MCS0, PCS4-PCS0, PCS5/A1 и PCS6/A2 подключе­ны к логике выбора кристалла и позволяют интерфейсам получать сигналы выбора кристалла непосредственно от

процессора 80186. При этом логика дешифрирования адреса в этих интерфейсах не требуется. Первые шесть из указанных линий предназначены для выбора модулей, адреса которых нахо­дятся в пространстве памяти, а последние семь формируют сигналы выбора кристаллов для интерфейсов с адресами в пространстве ввода-вывода.

Для сигналов выбора памяти начальные адреса и размеры модулей, вос­принимающих сигналы, программируются с помощью регистров управления в секции выбора кристалла. Однако модуль, подключаемый к UCS должен находиться в самой верхней части памяти (которая кончается адресом FFFFF), а

модуль, подключаемый к LCS, должен начинаться с адреса 00000. Линия UCS обычно применяется для выбора ПЗУ, содержащего код инициа­лизации, выполняемый после сброса. С сигналом LCS ассоциируется память, которая содержит указатели прерываний и, возможно, секцию системного кода. Модуль, подключаемый к любой из этих линий, может иметь размер 2ⁿ К байт, п = 0 . . . 8. Линии MCS3-MCS0 можно использовать для выбора модулей с размерами 2ⁿK байт, п = 1 . . . 7, но размеры всех модулей долж­ны быть одинаковыми. Модули должны быть смежными в адресном про­странстве с модулем, соответствующим MCS0 и имеющим начальный адрес, который кратен 4 х 2 ⁿ К, где 2 ⁿ K - длина модулей.

Каждая линия периферийного выбора кристалла ассоциируется со 128-байтным блоком адресного пространства и все блоки должны быть смежны­ми. Соответствующий PCS0 начальный адрес можно запрограммировать на любой адрес, кратный 128, но после его задания начальный адрес, соответ­ствующий PCS1, равен сумме этого адреса и 128 и т. д. Разумеется, при зада­нии начальных адресов линий выбора периферийных устройств и памяти не­обходимо избегать конфликтных назначений. Двухфункциональные линии PCS5/A1 и PCS6/A2 можно использовать для периферийных выборов кри­сталла либо как защелки линий адреса А1 и А2. Во второй ситуации они обычно подключаются на входы А0 и А1 8-битных интерфейсных микросхем.

Число состояний ожидания (0, 1,2 или 3) допускается программировать для каждой группы линий выбора. Для этого предназначены 3 младших би­та соответствующего регистра управления.

Процессор 80186 имеет два независимых контроллера ПДП, причем за­просы этих контроллеров осуществляются по входам DRQ0 и DRQ1. Линии явных сигналов подтверждения ПДП отсутствуют. Подтверждение можно ре­ализовать с помощью сигналов считывания или записи а также одной или двух линии выбора кристалла. Каждый контроллер может пересылать блоки размером до 64К байт или слов. Передача байт или слов определяется битом в регистре управления контроллера. Еще один бит в этом регистре определя­ет, будет прерывание или нет

при достижении счетчиком нуля. Внешний сиг­нал об этом условии отсутствует.

Все регистры управления находятся в 256-байтном блоке адресного про­странства (рис 125). Базовый адрес этого блока определяется регистром управления, у которого смещение в блоке равно FE, а обращения ко всем регистрам управления осуществляются в соответствии с содержимым данно­го регистра. При сбросе содержимое этого регистра устанавливается таким. что базовый адрес блока равен FFOO в пространстве ввода-вывода. Это обычное размещение блока регистров управления, но его можно переместить во время инициализации системы, изменяя содержимое регистра со смещением FE (т. е. базового адреса регистров управления).

Рис.17.2.Регистры управления

Рис. 17.3 иллюстрирует типичную конфигурацию малой системы на базе процессора 80186, а более сложная система, которая может подключаться к шине с несколькими ведущими,

показана на рис. 17.4. Отметим в обоих слу­чаях сокращение числа микросхем (корпусов).

Рис.17.3. Малая система на базе процессора 80186

Кроме наличия внутренних компонент, реализующих разнообразные функции, процессор 80186 имеет вдвое более высокую производительность по сравнению с микропроцессором 8086, а его линии адреса/данных и неко­торых сигналов управления имеют вдвое большую нагрузочную способность. Наконец, в ней предусмотрены следующие дополнительные команды:

Непосредственно включить (в стек) и извлечь (из стека). Для включения и извлечения непосредственных значений.

Включить все (PUSHA) и извлечь все (РОРА). Для включения и извлече­ния всех регистров одной командой.

Знаковое непосредственное умножение. Для умножения на непосред­ственный операнд.

Сдвиг/циклический сдвиг на счетчик. Счетчиком является непосредствен­ный операнд.

Ввод цепочки (INS) и вывод цепочки (OUTS). Позволяет вводит и выво­дить цепочки, пользуясь префиксом повторения REP.

Войти (ENTER) и выйти (LEAVE) из процедуры. Команда ENTER определяет, сколько байт динамической памяти распределить стековому кадру для вызываемой процедуры. Она также определяет уровень вложения про­цедуры и задает, сколько указателей ЦП будут копироваться в новом кадре из предыдущего кадра. Команда LEAVE выполняет действия, обратные дей­ствиям команды ENTER. Данные команды помогают реализовать языки вы­сокого уровня с блоковой структурой.

Обнаружить значение вне диапазона (BOUND). Контролирует содержимое заданного в команде регистра в границах, определяемых адресуемым коман­дой двойным словом. Применяется в основном для задания границ массивов.

Рис.17.4. Процессор 80186 в мультипроцессорной системе с несколькими ведущими.