§24.1.2. Двухадресная память общего назначения кр1802ир1.

Эта память емкостью 64 бит имеет два 4-разрядных канала для приема и выдачи информации. БИС РОН предназначена для реализации СОЗУ процессоров и многоадресных ОЗУ. Схема РОН состоит из матрицы, вмещающей 16 4-разрядных регистров, двух дешифраторов (ДСА и ДСВ) выбора необходимого регистра соответственно по каналам А и В; двух устройств управления режимом работы канала А (У1А) и канала В (УЗВ) и би-направленных усилителей (БУА и БУВ), включающих в себя восемь усилителей считывания с тремя устойчивыми состояниями на выходе и восемь усилителей записи. Разрешением обмена информацией матрицы БИС РОН адреса: ААО — ААЗ для канала Л; АВО — АВЗ — для канала В. Матрица РОН состоит из триггерных ячеек, переход триггерной ячейки матрицы из одного состояния в другое осуществляется сигналом потенциального типа и не зависит от его фронта.

Рис. 24.1. Схема БИС МС КР1802ВС1 (а) и его условное обозначение (б)

§24.1.3. Шестнадцатиразрядный арифметический расширитель кр1802вр1.

Арифметический расширитель (АР) предназначен для реализации устройств, осуществляющих сдвиги (арифметические, логические, циклические, расширенные влево, вправо) за один цикл на произвольное число разрядов в пределах от 0 до 15, а также поиск номера левого единичного бита.

В состав БИС АР входят: регистр информации РгИ, узел поиска левой единицы У, буфер сигнала синхронизации БС, вентиль строба выдачи данных ВС, буфер сигнала выбора микросхемы СМ, дешифратор микроинструкций ДШМ, узел сдвига УС, мультиплексор регистра расширения МРгР, регистр расширения РгР, узел выдачи результата УВР, буфер выдачи результата БВР, схема признака нуля СПО, буфер параметра сдвига БПС, схема выдачи признака СВП, мультиплексор параметра сдвига МПС, регистр параметра сдвига РгПС, схема анализа переполнения САП.

Последовательный умножитель 8Õ8 разрядов КР1802ВР2. Предназначен для построения устройств умножения и деления двоичных кодов и устройств умножения чисел, представленных в дополнительном коде.

Выполняет следующие операции:

умножение 8-разрядных Целых чисел,

представленных в дополнительном коде;

умножение восьмиразрядных кодов;

деление кодов;

загрузку старшего слова

делимого; чтение результата.

Первые четыре операции инициируются сигналом CS1 и задаются 2-разрядным кодом, определяемые сигналами на выводах CFO и CF1. Эти операции синхронизируются синхроимпульсами CLK-

§24.1.4. Схема обмена информацией (ои) кр1802вв1.

Схема является 4-адресной памятью, которая имеет четыре 4-разрядных регистра для приема и выдачи информации. Большая интегральная схема ОИ предназначена для использования в качестве СОЗУ с возможностью организации на одном из регистров счетчика с увеличением содержимого на + 1. На БИС ОИ возможно построение памяти с интегрированными возможностями, вытекающими из раздельности и независимости задания различных режимов.

Схема БИС ОИ состоит из трех 4-разрядных регистров Рг1, Рг2 и РгЗ, реализованных на D-триггерах типа «Защелка», одного 4-разрядного двоичного счетчика с возможностью параллельной загрузки РгО, реализованного на D-триггерах типа М = S с записью информации по фронту сигнала, четырех дешифраторов ДСЛ, ДСВ, ДСС и ДСХ выбора необходимого регистра по каналам Л, В, С и Х соответственно, узлов управления, четырех мультиплексоров МПО — МПЗ выбора информации для записи в регистры, схемы сравнения СС, вырабатывающей признак равенства содержимого регистра РгО и содержимого регистра РгЗ, и блока приема/выдачи данных БПД на каналы Л, В, С и X.