![](/user_photo/2706_HbeT2.jpg)
- •1 .Параллельный регистр на rs-триггерах.
- •2. Параллельный регистр на d-триггерах.
- •3. Разрядная схема параллельного регистра, реализующая запись с двух направлений.
- •4. Сдвигающий регистр.
- •5. Организация межрегистровых связей
- •6. Основные параметры и классификация счетчиков
- •8. Вычитающий счетчик с последовательным переносом на т-триггерах
- •Реверсивный счетчик на т-триггерах.
- •10.Счетчик с параллельным переносом на т-триггерах.
- •11. Структура счетчика с комбинированным переносом.
- •12. Счетчик со сквозным переносом на т-триггерах.
- •13. Двоично-кодированные счетчики на т-триггерах.
- •14. Кольцевой счетчик на т-триггерах.
- •15.Мультиплексор. Таблица истинности. Мат. Описание. Принципиальная схема.
- •16. Схема мультиплексорного дерева
- •17. Демультиплексор. Таблица истинности. Мат. Описание. Принципиальная схема.
- •18.Схема демультиплексорного дерева
- •1 9. Преобразователи кодов.
- •Шифратор. Таблица истинности. Мат. Описание. Принципиальная схема.
- •22.Реализация демультиплексора с использованием дешифратора.
- •23 Реализация мультиплексора с использованием дешифратора.
- •Многоступенчатый дешифратор.
- •25. Полный двоичный дешифратор на базе двух двоично–десятичных де-шифраторов.
- •26. Цифровой компаратор. Таблица истинности. Математическое описание. Принципиальная схема
- •27. Счетчики в коде Грея
- •1. Счетчики в коде «1 из n»
- •3.Распределитель с автоматическим вхождением в рабочий цикл за 1 такт
- •4. Счетчик Джонсона.
- •5.Полиномиальные счетчики.
- •6. Схемы генераторов псевдослучайной последовательности (гпсп).
- •7. Арифметико-логические устройства (алу). Назначение и основные параметры.
- •8. Сумматоры. Алгоритм двоичного сложения.
- •9. Сумматоры. Сложение многоразрядных двоичных кодов.
- •11. Одноразрядный сумматор
- •12. Многоразрядный сумматор параллельного действия.
- •13. Многоразрядный сумматор последовательного действия.
- •14. Сумматор с параллельным переносом.
- •15.Сумматоры с цепным переносом.
- •16.Выполнение операций арифметического умножения.
- •17.Классификация запоминающих устройств.
- •18.Структура озу типа 2d.
- •19.Структура озу типа 3d.
- •20.Структура озу типа 2dm.
- •Запоминающие устройства типа
- •21.Масочные запоминающие устройства.
- •22.Матрица моп- транзисторных элементов зу.
- •23.Запоминающие устройства типа prom.
- •24/25.Запоминающие устройства типа eprom eeprom.
- •26.Статистические озу (sram).
- •27.Динамические озу(dram).
- •Запоминающие элементы
- •Основные сведения. Система параметров. Классификация
- •Параметры зу
- •Параметры зу
26. Цифровой компаратор. Таблица истинности. Математическое описание. Принципиальная схема
Цифровой компаратор – комбинационное логическое устройство, предназначенное для сравнения чисел в двоичном коде. Количество входов компаратора определяется разрядностью сравниваемых кодов. Обычно формируется 3 сигнала: F= (равенство кодов), F>(числовой эквивалент 1ч>2ч), F<.
Работу компаратора 2-х 1-разрядных входов можно объяснить таблицей переходов
Таблица переходов
X1 |
X0 |
F= |
F> |
F< |
0 |
0 |
1 |
0 |
0 |
0 |
1 |
0 |
0 |
1 |
1 |
0 |
0 |
1 |
0 |
1 |
1 |
1 |
0 |
0 |
![](/html/2706/1803/html_aOiBSY7f9T.6CRP/htmlconvd-uHqpUs_html_d0f60d322db049d6.gif)
F>=
F<=
П
ример
реализации компаратора, построенного
на такой основе с использованием
элементов и, или, не
Логическая схема компаратора
Д
ля
сравнения многоуровневых чисел
устройства синтезируют при помощи
таблицы переходов.
При большом количестве разрядов таблицы переходов очень большие, устройства реализовать сложно, поэтому используется блочное конструирование. Для этого задачу разбивают на более простые составляющие.
Пример блочного конструирования (основа – одноразрядный цифровой компаратор)
F==F=1*F= F>=F1>+F1=*F0>
F<=
Разработка логических схем включает выполнение однотипных операций и-или-не. Для упрощения схемы, уменьшения числа выходов, увеличения быстродействия и надежности существует класс микросхем, реализующий функции и-или-не. Например, 555лр5
27. Счетчики в коде Грея
Код Грея известен с 70-х годов 19 в., однако только в середине 50-х годов 20 в. Грей применил его для построения преобразователя угловых перемещений в цифровой код, обладающего явными преимуществами перед преобразователем с двоичным кодом. Цифровой код Грея относится к кодам, у которых при переходе от любой кодовой последовательности изменяется только один бит. В цифровой схемотехнике применение такого кода позволяет избежать в счетчике переключения одновременно несколько разрядов. Одновременное переключение многих элементов создает такие нагрузки на цепь питания схем, которые могут привести к сбоям в системе.
В
некоторых элементарных схемах со
значительным количеством элементов
применение двоичных счетчиков с большой
разрядностью запрещается, а они
заменяются по коду Грея с последующим
преобразованием результата в двоичный
код. Сложность счетчика Грея незначительно
отличается от двоичного, преобразователь
кода также относительно прост. Построить
счетчик Грея просто используя таблицу
переключений, а последовательность
кодовых комбинаций описывается:
, где
- разряд кода Грея,
- разряд двоичного кода преобразованного
в код Грея. Разряд левее старшего
считается нулевым.
|
|
D |
0 |
0 |
0 |
0 |
1 |
1 |
1 |
0 |
0 |
1 |
1 |
1 |
|
t |
t+1 |
|
|||||||||
|
Q3 |
Q2 |
Q1 |
Q0 |
Q3 |
Q2 |
Q1 |
Q0 |
D3 |
D2 |
D1 |
D0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
1 |
1 |
0 |
0 |
0 |
1 |
0 |
0 |
1 |
1 |
0 |
0 |
1 |
1 |
2 |
0 |
0 |
1 |
1 |
0 |
0 |
1 |
0 |
0 |
0 |
1 |
0 |
3 |
0 |
0 |
1 |
0 |
0 |
1 |
1 |
0 |
0 |
1 |
1 |
0 |
4 |
0 |
1 |
1 |
0 |
0 |
1 |
1 |
1 |
0 |
1 |
1 |
1 |
5 |
0 |
1 |
1 |
1 |
0 |
1 |
0 |
1 |
0 |
1 |
0 |
1 |
6 |
0 |
1 |
0 |
1 |
0 |
1 |
0 |
0 |
0 |
1 |
0 |
0 |
7 |
0 |
1 |
0 |
0 |
1 |
1 |
0 |
0 |
1 |
1 |
0 |
0 |
8 |
1 |
1 |
0 |
0 |
1 |
1 |
0 |
1 |
1 |
1 |
0 |
1 |
9 |
1 |
1 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
|
8421 |
Грея |
0 |
0000 |
0000 |
1 |
0001 |
0001 |
2 |
0010 |
0011 |
3 |
0011 |
0010 |
4 |
0100 |
0110 |
5 |
0101 |
0111 |
6 |
0110 |
0101 |
7 |
0111 |
0100 |
8 |
1000 |
1100 |
9 |
1001 |
1101 |