12.5. Синхронный однотактный D-триггер

Одним из способов устранения недостатка RSтриггеров – наличие запрещенных кодовых комбинаций входных сигналов - является построение еще одной разновидности триггерных схем, которая получила название D-триггер. Для управления синхронным однотактным RSтриггером необходимо три входных сигнала (два - информационных; один - управляющий). D-триггеры имеют один информационный D-вход и один управляющий вход – С. В D-триггерах запрещенные комбинации исключаются путем соединения через инвертор S и R входов синхронного RSтриггера. При этом на информационные входы RS-триггера никогда не поступают одинаковые сигналы, то есть исключаются запрещенные кодовые комбинации (S=R=1), а режим хранения (S=R=0) реализуется путем подачи на вход C нулевого уровня сигнала [25].

Значение сигнала на выходе Q D-триггера в момент времени (t+1) равно занчению сигнала на входе D в предыдещий момент врмени t. Таким образом, входной сигнал передается на выход с задержкой на один такт, то есть Qt +1 = Dt . Поэтому D-триггер называют триггером задержки.

Асинхронный D-триггер не применяется, так как его выход просто повторяет входной сигнал после окончания режима состязаний.

Синхронный D-триггер функционирует в соответствии с таблицей 12.6.

Из табл. 12.6 видно, что при отсутствии сигнала синхронизации (С=0) состояние триггера остается неизменным.

Для синтеза синхронного D-триггера воспользуемся асинхронным RS-триггером. Как видно из табл. 12.6, сигнал на входе D должен воздействовать на триггер только в том случае, когда имеется единичный уровень сигнала С. Следовательно, как и в случае синхронного RS-триггера, на

161

входе D-триггера должны быть двухвходовые элементы И, пропускающие сигнал с входа D при С=1.

Таблица 12.6

Рассмотри правую часть табл. 12.6. Переход триггера в состояние единицы должен происходить, когда на входах воздействуют сигналы С=1 и D=1. Значит, при таком сочетании сигналов на входе S асинхронного RS-триггера должен быть нуль, то есть S = C * D . Переход триггера в состояние нуля должен происходить, когда на входах имеется

комбинация C=1, D=0. Значит, на входе R асинхронного RSтриггера при таком сочетании сигналов также должен быть

нуль, то есть R =C * D . Поскольку сигнал на входе S формируется в момент, когда С=1, и соответствует инверсному значению D, его можно использовать для

формировнаия сигнала R , то есть R = C * S . Это же рассуждение можно получить и чисто формально с помощью алгебры логики:

R = C * S = C *C * D = C *(C D) = CC CD = CD

162

Следовательно, D-триггер может быть синтезирован на основе асинхронного RS-триггера [27], так как показано на рис. 12.13.

Уравнение однотактного асинхронного RS-триггера в элементном базисе И-НЕ имеет вид:

Q+ = S * R *Q

Если в этом уравнении произвести соответствующие нашим

Рис. 12.13. Синтезированный на основе RS-триггера

однотактный синхронный D-триггер

На рис. 12.14 представлено УГО однотактного синхронного D-триггера.

163

D T Q

C Q

Рис. 12.14. УГО однотактного синхронного D-триггера

Если на входе С синхронного D-триггера постоянно будет присутствовать логическая единица, то, принято говорить, что D-триггер становится «прозрачным». Этим хотят подчеркнуть то обстоятельство, что сигнал на выходе Q будет повторять значение сигнала на входе D.

12.6.Синтез Т-триггера

12.6.1.Принцип построения двухтактного триггера

Рассмотренные разновидности однотактных триггерных схем не позволяют реализовать так называемый режим счета (деление) входной тактовой частотой. Но именно данный режим работы триггерных схем является очень важным при построении различных вычислительных устройств.

При построении триггерных схем из обычных радиоэлектронных компонентов режим счета легко реализуется, так как очень просто построить дифференциирующие RC-цепи с требуемой постоянной времени, способной формировать очень короткие сигналы управления триггером. Однако в интегральной схемотехнике реализовывать дифференциирующую RCцепь экономически не выгодно. Именно данное обстоятельство потребовало построения специальных двухтактных триггерных схем.

Рассмотрим два сигнала на временной диаграмме.

164

Рис. 12.15. Временная диаграмма сигналов a и в

Данные сигналы можно трактовать как различные сигналы, а можно понимать как один и тот же безинверсный и инверсный сигналы.

Данная особенность положена в основу работы двухтактных триггерных схем.

В [26] рассмотрен принцип построения двухтактного триггера, который называют также триггером типа MS (от англ. master, slave, что переводят обычно как «ведущий», «ведомый»). Его упрощенная структурная схема приведена на рис. 12.16. В схеме имеются два одноступенчатых триггера (ведущий M, ведомый S) и два электронных ключа (Кл1 и

Кл2).

Рис. 12.16. Структурная схема двухтактного триггера

Временная диаграмма сигнала синхронизации, поясняющая работу триггера, приведена на рис. 12.17.

165

Рис. 12.17. Временная диаграмма сигнала синхронизации

Рассмотрим ряд временных интервалов указанной диаграммы:

t < ta - ведущий триггер отключен от информационных

входов, ведомый триггер подключен к ведущему;

ta ≤ t ≤ tb - ведущий триггер отключен от информацион-

ных входов, ведомый триггер отключен от ведущего;

tb < t < tc - ведущий триггер подключен к информа-

ционным входам, ведомый триггер отключен от ведущего. В ведущий триггер записывается информация;

tc ≤ t ≤ td - ведущий триггер отключен от информационных входов, ведомый триггер отключен от ведущего;

td < t - ведущий триггер отключен от информационных

входов, ведомый триггер подключен к ведущему; информация из ведущего триггера переписывается в ведомый. Это происходит сразу после момента времени td и означает, что фактически двухступенчатый триггер срабатывает при изменении сигнала синхронизации от 1 к 0. При этом выходные сигналы определяются теми входными информационными сигналами, которые имели место непосредственно перед отрицательным фронтом сигнала синхронизации.

166