Скобцовы Моделирование и тестирование

эквивалентна h ≡ 0. Далее неисправность g ≡ 1 эквивалентна f ≡ 1, которая

доминирует над a ≡ 1. Поэтому g ≡ 1 может быть также удалена.

Аналогично e ≡ 1 эквивалента i ≡ 1, которая доминирует над h ≡ 1; поэтому e ≡ 1 может быть удалена. В результате для дальнейшей обработки

(генерации тестов или определения полноты теста) остается всего 10

одиночных константных неисправностей (из всевозможных 24-х!): a ≡ 0,

a ≡ 1, b ≡ 1, c ≡ 0, c ≡ 1, g ≡ 0, h ≡ 0, h ≡ 1, d ≡ 1, e ≡ 0.

Следует отметить, что приведенная теорема контрольных точек справедлива только для неизбыточных комбинационных схем. В

избыточных схемах не все неисправности на избыточных вентилях являются проверяемыми (т.е. для них может быть построен тест). Более того, неисправности на указанных в теореме контрольных точках в избыточных схемах представляют не все одиночные константные неисправности. В таких случаях для этих неисправностей необходимо строить дополнительные тестовые наборы.

4.6 Замыкания

Неисправности типа замыкание имеют место в том случае, когда происходит соединение двух или более линий схемы и образуется

«проводная логика» (wired logic) в месте возникшей электрической связи.

Кратные замыкания (соединение больше двух линий) возникают обычно на внешних входах ИС. В настоящее время число дефектов, ведущих к замыканиям, увеличивается вследствие уменьшения размеров схем и увеличения плотности вентилей в кристалле. Очевидно, что число простых замыканий (между двумя линиями) в схеме, имеющей m линий равно Cm2 .

Однако, конечно, не все линии схемы могут замкнуться между собой.

Поэтому реально число возможных замыканий существенно меньше и зависит от подложки (физического соседства проводников).

131

Поведение логической схемы при замыкании зависит от технологии

изготовления этой схемы. Например, в ТТЛ логике замыкание

моделируется проводным И, как это показано на рис.4.8.б)

Напротив, в случае ЭСЛ логики в месте замыкания реализуется проводное ИЛИ (рис 4.8 в). Для КМОП технологии реализуемая при замыкании логическая функция зависит от типов логических вентилей и их характеристик по току.

Рис.4.9.Функциональные изменения вследствие замыкания.

Следует отметить, что дефекты замыкания могут вызвать функциональные изменения в логической схеме, которые нельзя представить традиционными моделями – неисправностями. Подобный

132

пример показан на рис.4.9 [55], где в исправном состоянии реализуется булева функция AB CD , а при замыкании (показанном на рис.4.9б)

пунктиром) функция - (A C)(B D) . Отметим, что замыкания могут преобразовывать комбинационные схемы в последовательностные.

Например, замыкание в вентиле НЕ-ИЛИ, реализованного в КМОП технологии, может преобразовать этот вентиль в схему с памятью. К этому эффекту приводит также замыкание выхода вентиля со своим входом. При этом увеличивается число состояний последовательностной схемы.

4.7Транзисторные неисправности (“устойчивый обрыв транзистора”

и“устойчивое замыкание транзистора ”)

Мы уже отмечали, что некоторые физические дефекты в КМОП технологии не могут быть представлены константными неисправностями.

Основная причина заключается в том, что МОП комбинационные схемы не всегда остаются комбинационными при некоторых физических дефектах.

Наиболее распространенными являются следующие виды отказов в МОП технологии: 1) обрыв и замыкание транзисторов; 2) обрывы между стоком,

истоком и затвором; 3) короткие замыкания: исток - сток, затвор - сток,

затвор - исток. Дефекты третьей группы обычно обусловлены пробоем оксида. Модели этих дефектов показаны на рис.4.10 для МОП транзисторов вентилей с n-проводимостью на основе поликристаллического кремния [39].

Такие неисправности называются «резистивными замыканиями».

Показано, что они могут моделироваться на уровне электрических схем сопротивлением для n-канальных транзисторов и сопротивлением и диодом для p-канальных транзисторов. Несмотря на то, что здесь величина сопротивления мала, часто эти дефекты являются непроверяемыми и на функциональном уровне схема ведет себя правильно. Однако при этом изменяются временные свойства схемы – увеличивается время задержки

133

вентиля. Далее мы рассмотрим, в основном замыкания с нулевым

сопротивлением.

поликристаллический кремний с n-проводимостью

Рис.4.10 Модели дефектов МОП-транзисторов

При рассмотрении неисправностей для схем, выполненных по МОП технологии при моделировании транзистора полезно использовать модель

«идеального ключа». Тогда некоторые физические дефекты моделируются на переключательном уровне неисправностями типа ключ «постоянно открыт» или «постоянно закрыт». Но, в общем случае, логический вентиль содержит несколько транзисторов (ключей). При данной модели

предполагается, что только один транзистор (ключ) может быть

«постоянно замкнут» (stuck-on - SON) или «постоянно открыт» (stuck-open -SOP). Покажем данные модели неисправностей на следующих примерах.

Рассмотрим неисправность типа SOP для вентиля НЕ-ИЛИ,

выполненного по КМОП технологии, который представлен на рис.4.11.

Здесь P1 и P2 – P-канальные МОП транзисторы, которые замкнуты при нулевых значениях входов A=0, B=0. При этих же значениях входов n-

канальные транзисторы N1 и N2 разомкнуты. Таким образом, значения входов A=0, B=0 соединяют выход вентиля C с источником питания и

134

изолируют его от земли (С=1). Любое значение входов A=1 или B=1

соединяет выход вентиля с землей и изолирует его от источника питания

(С=0). Рассмотрим поведение этого вентиля при неисправности транзистор

P1 «постоянно разомкнут».

VDD

земля

Рис.4.11 Неисправность транзистор "постоянно разомкнут"

При нулевых значениях входов A=0, B=0 в неисправном вентиле только транзистор P2 замкнут и выход вентиля С изолирован (отсоединен)

от источника питания. Транзисторы N1 и N2 при этом остаются разомкнутыми. Таким образом, при этой неисправности выход вентиля отсоединен и от источника питания и от земли, т.е. находится в отключенном состоянии (высокого импеданса) . В реальной схеме выход

С имеет некоторый остаточный электрический заряд, скопившийся при предыдущих значениях входов, на паразитической емкости. Для обнаружения неисправности мы должны убедиться в том, что выход вентиля C может поменять значение (состояние высокого импеданса) на

0. Это можно сделать путем инициализации первым набором A=1, B=0,

135

который должен установить выход С=0 (он обеспечивает разряд емкости на землю в неисправной схеме), и дальнейшей подачей второго входного набора A=0, B=0, который исправную схему устанавливает в С=1, а

неисправная остается в состоянии С=0. Таким образом, полный тест для этой неисправности состоит из двух наборов входных значений 10 → 00 ,

которые в исправном вентиле производят выходной сигнал 0 → 1 а в неисправном – 0 → 0 . Алгоритмы генерации проверяющих тестов на переключательном уровне позволяют автоматизировать подобные процедуры [55].

Следует отметить, что иногда можно и удобно использовать для подобных неисправностей модели вентильного уровня. Например, на рис.4.12 представлена модель уровня вентилей для неисправностей только что рассмотренного элемента.

Рис.4.12 Модели неисправностей КМОП-транзисторов вентильного уровня

Здесь последовательное соединение транзисторов (ключей) между выходом схемы и источником питания (или землей) заменяется вентилем И, а параллельное соединение – вентилем ИЛИ соответственно. Таким образом, транзисторы P1 и P2 моделируются вентилем И (с инверсными входами), а транзисторы N1 и N2 – вентилем ИЛИ. Выход этих вентилей в

136

модели поступают на шину BUS, функционирование которой описывается

табл.4.4.

Таблица 4.4

Отметим, что при различных значениях выходов вентилей шина принимает значение выхода И С = 1. При нулевых значениях выходов вентилей шина принимает состояние высокого импеданса . При единичных значениях выходов вентилей шина находится в состоянии s (short – замыкание между выходами вентилей). Это состояние в троичном алфавите часто моделируется как неопределенное значение u. Отметим,

что значения выходов вентилей С1, С2 – 00 и 11 не могут быть в исправной схеме так как они реализуют комплементарные функции. На этой модели неисправность транзисторов P1, P2 типа SOP моделируется одиночной константной неисправностью s-a-1 на соответствующем входе вентиля И.

Соответственно неисправность транзисторов N1, N2 типа SOP

моделируется одиночной константной неисправностью s-a-0 на соответствующем входе вентиля ИЛИ.

Далее рассмотрим неисправность типа SON на модели вентильного уровня рис.4.11. На этой модели неисправность p-канального транзистора

(P1 или P2) «постоянно разомкнут» представляется константной неисправностью s-a-0 соответствующего входа вентиля И. Аналогично

137

входа вентиля ИЛИ. Заметим, что на входном наборе A=1, B=0 значение выхода исправной схемы С=0, а неисправной – С=s(u). Но s представляет замыкание между выходами вентилей С1 и С2, при котором в неисправном состоянии течет большой ток, имеющий значение на несколько порядков больше чем в исправной схеме. Поэтому подобные неисправности можно обнаружить методами, основанными на измерении токов (IDDQ testing) [49].

4.8Неисправности типа «задержка»

Всовременных цифровых системах возможны ситуации, когда схема структурно и логически корректна, но время распространения сигналов по некоторым ее путям превышает допустимое для правильного функционирования значение. В таких случаях говорят о наличии неисправности типа «задержка» (распространения сигналов). Такие неисправности не могут быть обнаружены на низкой частоте работы схемы. Целью тестирования неисправностей «задержка» является определение правильного функционирования схемы на высоких тактовых рабочих частотах. При этом выявляется, содержит ли схема пути распространения сигналов, которые являются слишком медленными или быстрыми при смене входных наборов. Для этих целей используются две основные модели: 1) задержка вентиля, 2) задержка пути.

Первая модель предполагает, что задержка обусловлена в неисправным логическим элементом. Следует отметить, что время переключения элемента, как это было показано в разделе 2.6, существенно зависит от направления изменения сигнала – его подъема или спада. Это является недостатком данной модели, поскольку не позволяет в задержке одного элемента учесть задержки других элементов пути. Очевидно, здесь также полностью игнорируются задержки соединений между элементами.

Вторая модель принимает во внимание общую задержку распространения сигнала от внешнего входа до внешнего выхода схемы.

138

Хотя данная модель требует рассмотрения слишком многих возможных путей в схеме, она более реалистична, особенно для современных технологий, где задержки распространения сигналов имеют место прежде всего за счет линий соединений. Как правило, тестирование задержек производится путем подачи на схему пары входных наборов на желаемой скорости и наблюдении для каждого изменившегося выхода скорости его переключения. Подробнее вопросы моделирования и тестирования будут рассмотрены в пункте 5.6.

4.9 Временные неисправности

При данных неисправностях происходит временное появление неправильных сигналов в схеме. Они встречаются в различных цифровых элементах, но чаще всего в микросхемах памяти и микропроцессоров.

Среди этих неисправностей различают «кратковременные» (transient)

«сбои» intermittent.

Кратковременные неисправности происходят, когда сигналы меняют свое значение вследствие, например, шумов. Такие неисправности тяжело обнаружить и исправить. Здесь важно минимизировать шумы и повысить помехозащищенность схемы. Данные неисправности могут быть вызваны,

например, флуктуациями напряжения, метастабильностью триггеров или космическим излучением [55].

Сбои являются одной из причин отказов при эксплуатации компьютерных систем. Очень мало известно о спонтанных отказах,

поскольку они плохо поддаются наблюдению. Среди них можно выделить кодозависимые неисправности, которые встречаются в микросхемах памяти и микропроцессорах. Для этих неисправностей разработаны соответствующие методы тестирования [55].

139

4.10Функциональные неисправности

4.10.1Неисправности переменных данных и управления

В настоящее время при тестировании сложных компьютерных (в

частности микропроцессорных) систем широко применяются модели неисправностей на функциональном уровне. В простейшем случае модель константной неисправности распространяется на переменные операторов ЯРП. При этом подразумеваются постоянные значения отдельных переменных. Обычно различают неисправности «данных» и «управления»

взависимости от типа переменных, которые они фиксируют.

Неисправности «данных», как правило, связывают с памятью или регистрами. Неисправности «управления» связаны с переменными,

описывающими, например, условия выполнения некоторой операции.

Рассмотрим для примера следующий оператор:

if(X and CLK) then A=B.

Здесь константная неисправность переменной X ( X ≡ 0, X ≡ 1, ) является

«данных».

Иногда функционирование неисправного устройства описывается с помощью операторов ЯРП. При этом вводится специальная переменная неисправности f, которая является признаком присутствия неисправности.

Покажем это на следующем примере [44]:

If f then A=B-C

Else A=B+C.

Из данного описания видно, что в неисправной схеме ( f = 1) выполняется

A=B-C, а в исправной – A=B+C. Отметим, что это достаточно универсальный метод моделирования неисправностей. Например, таким образом можно моделировать и неисправности типа «задержка»:

140