4. Микросхемы статических и динамических озу

4.1. Микросхемы статических озу

В практическом применении более удобны ИМС ОЗУ (рисунок 26.8) с разрядностью, равной (или кратной) разрядности процессора. В этом случае при однократном обращении к ИС памяти обеспечивается обмен словами, которые обрабатываются в процессоре.

(Слайд)

Рисунок 26.8 – Структура ИМС ОЗУ

Типичные БИС статического ОЗУ: КР537РУ14 – емкость 4096 1 бит, КР132РУ6А – емкость 16 384 1 бит, К537РУ9 – емкость 2 048 8 бит.

На рисунке 26.9 приведена типичная структура микросхемы ОЗУ. Информация хранится в накопителе. Он представляет собой матрицу, составленную из элементов памяти (ЭП), расположенных вдоль строк и столбцов. ЭП снабжен управляющими цепями для установки элемента в любой из трех режимов:

- режим хранения, в котором он отключается от входа и выхода микросхемы;

- режим чтения, в котором содержащаяся в ЭП информация выдается на выход микросхемы;

- режим записи, в котором в ЭП записывается новая поступающая со входа микросхемы информация.

Элементы памяти статических ОЗУ представляют собой бистабильные ячейки, что определяет потенциальный характер управляющих сигналов и возможность считывания информации без ее разрушения. В статических ЗУ сохранение информации в матрице элементов памяти обеспечивается с помощью непрерывного потребления энергии от источника питания, при отключении которого информация разрушается.

(Слайд)

Рисунок 26.9 – Структурная схема ОЗУ

(Слайд) Каждому ЭП приписан номер, называемый адресом элемента. Для поиска, требуемого ЭП указываются строка и столбец, соответствующие положению ЭП в накопителе. Адрес ЭП в виде двоичного числа принимается по ША в регистр адреса. Число разрядов адреса связано с емкостью накопителя. Число строк и столбцов накопителя выбираются равными целой степени двух. И если число строк и число столбцов равны соответственно

;

то общее число ЭП (емкость накопителя)

где – число разрядов адреса, принимаемого в регистр адреса.

Например, при емкости число разрядов адреса . При этом выбирается , в этом случае число строк и число столбцов накопителя равно .

Разряды регистра адреса делятся на две группы: одна группа в разрядов определяет двоичный номер строки, в которой в накопителе расположен ЭП, другая группа в разрядов определяет двоичный номер столбца, в котором расположен выбираемый ЭП. Каждая группа разрядов адреса подается на соответствующий дешифратор: дешифратор строк и дешифратор столбцов. При этом каждый из дешифраторов создает на одной из своих выходных цепей уровень логической 1 (на остальных выходах дешифратора устанавливается уровень логического 0); выбранный ЭП оказывается под воздействием уровня логической 1 одновременно по цепям строки и столбца. При чтении содержимое ЭП выдается на усилитель чтения и с него на выходной триггер и выход микросхемы. Режим записи устанавливается подачей сигнала на вход разрешения записи (РЗ). При уровне логического 0 на входе РЗ открывается усилитель записи и бит информации со входа данных поступает в выбранный ЭП и запоминается в нем.

Указанные процессы происходят в том случае, если на входе выбора кристалла (ВК) действует активный уровень логического 0. При уровне логической 1 на этом входе на всех выходах дешифратора устанавливается уровень логического 0 и ЗУ оказывается в режиме хранения.

В качестве ЭП ОЗУ статического типа используется D-триггер защелка. В микросхеме 537РУ10 (рисунок 26.10) каждая ЯП состоит из восьми триггеров и располагаются ячейки на кристалле в виде прямоугольной матрицы.

(Слайд)

Рисунок 26.10 – Функциональная схема ИМС 537РУ10

На рисунке приведены обозначения:

- n-адресных входов (A0 ... An-1);

- – двунаправленная 8-ми разрядная ШД;

- – вход разрешения выходов;

- – вход выбора микросхемы;

- ( ) – вход разрешения записи (чтения);

- , , – внутренние сигналы, вырабатываемые блоком управления чтением/записью/хранением.

Доступ к произвольной ЯПj производится с помощью прямоугольного дешифратора, состоящего из двух обычных дешифраторов, причем k-адресных линий заводится на дешифратор столбцов (DCc), а оставшиеся n-k линий подключены к дешифратору строк (DCr). Количество строк и столбцов будет соответственно равно и , т. е. общее количество, обслуживаемых ЯП, равно .

На рисунке 26.11 показан фрагмент внутренней структуры микросхемы, по которому можно проследить основные режимы ее работы. Здесь же дано УГО микросхемы.

(Слайд)

Рисунок 26.11 – Фрагмент внутренней структуры ИМС 537РУ10

На рисунке обозначены схемы с открытым коллектором и третьим состоянием . Точками выделен один ( -ый) из 8-ми элементов i-ой ячейки памяти. Схема «И» с номером является одним из выходных узлов прямоугольного дешифратора, где и – номера строк и столбцов матрицы. Инверсный вход ((C)hip (S)elect) – во всех микросхемах, где он встречается, служит для приведения схемы в рабочее состояние низким уровнем сигнала на этом входе.

Если (пассивный уровень), то микросхема не выбрана и операции с ней производиться не будет. В этом случае на -входе D-триггера будет 0, запись невозможна и триггер хранит ранее записанный бит. Прочитать выходной код – тоже нельзя, т. к. на прямом входе разрешения выхода поступает запрещающий нулевой сигнал, следовательно, вход/выход находится в третьем состоянии.

С поступлением , схемы ИЛИ-НЕ разблокируются и дальше все зависит от значений сигналов и .

В режиме записи сигнал . Поэтому независимо от значения сигнала на входе схемы, внутренний сигнал , тоже равен 0, и чтение данных во время записи невозможно. На верхнем входе элемента – единица и, если на адресных входах код An-1,An-2,...,A1,A0(BIN) = i(DEC), то сигналы на линиях и тоже равны 1 и триггер прозрачен для записи входной информации .

В режиме чтения , и при , выходной сигнал после инверсии элементом с открытым коллектором проходит на выход .

Следует обратить внимание на то, что выходы всех j-ых элементов памяти должны подключаться к общему j-му выводу микросхемы – . Такое объединение выходов возможно с помощью схемного либо монтажного И (ИЛИ). Монтажное И (ИЛИ) не требует дополнительных схем и может выполняться на элементах с открытым коллектором или с третьим состоянием. Внутри рассматриваемой схемы j-е выходы ЭП объединены на общем резисторе , служащем нагрузкой элементов с открытым коллектором.

Для увеличения информационной емкости, отдельные микросхемы группируются в банки и их одноименные выходы должны объединяться. По этой причине выходы всех микросхем памяти также выполняются с открытым коллектором либо с третьим состоянием.

В ЭВМ статическое ОЗУ используется в быстродействующей Cash-памяти.

На рисунке 26.12 приведены примеры функциональных обозначений БИС статических ОЗУ, выполненных по различным технологиям, а в таблице 26.1 – их основные параметры. Здесь КМОП – комплементарная технология на МОП-транзисторах, – интегральная инжекционная логика.

(Слайд)

Рисунок 26.12 – Функциональные обозначения статических ОЗУ

(Слайд)

Таблица 26.1. Параметры статических полупроводниковых ОЗУ
Обозначение БИС	Технология изготовления	Информационная емкость, бит	Время выборки, нс
КР188РУ2А	КМОП	256x1	500
132РУ1	n МОП	1024x1	400
КР541РУ1	И2Л	4Кx1	120
КР185РУ5	ТТЛ	1Кx1	330

Схема статического ОЗУ приведена на рисунке 26.13. Вход и выход микросхемы в этой схеме объединены при помощи шинного формирователя. Естественно, что схемы реальных ОЗУ будут иными, чем приведенная на этом рисунке. Тем не менее, она позволяет понять, как работает реальное ОЗУ статического типа. УГО статического ОЗУ на схемах приведено на рисунке 26.14.

(Слайд)

Рисунок 26.13 – Функциональная схема статического ОЗУ (Слайд)

Рисунок 26.14 – УГО статического ОЗУ

Сигнал записи позволяет записать логические уровни, присутствующие на информационных входах, во внутреннюю ячейку ОЗУ. Сигнал чтения позволяет выдать содержимое внутренней ячейки памяти на информационные выходы микросхемы. В приведенной на рисунке 26.13 схеме невозможно одновременно производить операцию записи и чтения, но это в большинстве случаев и не нужно.