2.2. Структурная схема статического озу с матричным накопителем
В общем случае структурные схемы определяют основные функциональные части изделия, в нашем случае БИС ЗУ, их назначение и взаимосвязи и служат для общего ознакомления с работой ЗУ. Именно структурные схемы БИС и приводятся в справочной литературе по интегральным схемам.
Структурная
схема статистического ОЗУ с матричным
накопителем
приведена на
рисунке 25.11.
Здесь DI
(от англ. data input ) –
линия входных данных;
CS
– (от англ. cheap select ) – выбор
кристалла – сигнал, разрешающий работу
БИС ОЗУ;
– (от англ. write – запись,
read – чтение)
– сигнал
управления записью
(нулевой уровень активен, что показано
в виде инверсии сигнала) и
чтением
(единичный уровень); DО–
(от англ. data output ) – линия
выходных данных.
(Слайд)
Рисунок 25.11 – Структурная схема статического ОЗУ
С матричным накопителем
На основе двоичного
кода адресной шины
с
помощью дешифраторов адресных линий X
и Y формируются разрешающие сигналы по
одной строке и одному столбцу накопителя,
определяя
адресованную ячейку.
Устройство
управления
задает
режимы работы
ЗУ в соответствии
с комбинацией сигналов
и
,
что отображено в
таблице истинности ЗУ и временной
диаграмме
его работы на
рисунке 25.12.
Выбор кристалла
играет роль
синхросигнала,
определяющего
начало записи или считывания информации.
К
моменту установления разрешающего
уровня сигнала
должны быть
сформированы требуемые значения
остальных сигналов (код адреса на шине
адреса (ША), управление записью и чтением
и входные данные на шине данных (ШД)).
(Слайд)
При
хранении информации на DI и DO обычно
устанавливается состояние высокого
сопротивления, при котором эти линии
отключены и от земли, и от источника
питания.
Рисунок 25.12 – Таблица истинности и временная диаграмма работы статического ОЗУ с матричным накопителем
Статические ОЗУ могут быть асинхронными и синхронными. Пример схемы асинхронного статического ОЗУ представлен на рисунке 25.13.
Синхронные статические ЗУ. Стандартные (асинхронные) статические ЗУ с типичными временами доступа 10-20 не позволяют организовать пакетный обмен данными без циклов ожидания процессора до частот 33МГц. Для более высоких частот потребовались синхронные SRAM. Вначале синхронные структуры применялись для динамических ЗУ, где дали значительный положительный эффект, а вслед за тем нашли применение и в структурах статических ЗУ.
Синхронные статические ЗУ имеют модифицированный интерфейс для согласования работы ЗУ с синхросистемой процессора и могут работать со сквозной или конвейерной передачей данных. Согласование временных диаграмм интерфейса (процессора) и ЗУ позволяет исключить непроизводительные потери времени, возможные в асинхронных ЗУ. В синхронных ЗУ моменты изменения всех сигналов точно известны, они фиксируются фронтами синхросигнала CLK, вырабатываемого процессором. В частности, время приема данных от памяти при чтении точно известно, и в соответствующем синхро-такте процессор может без каких-либо потерь времени выполнить операцию приема данных.
(Слайд)
Рисунок 25.13 – Структура асинхронного статического ОЗУ