- •1. Полусумматоры и сумматоры
- •1.1. Классификация сумматоров
- •1.2.Одноразрядный полусумматор
- •1.3.Одноразрядный комбинационный сумматор
- •2. Сумматоры с последовательным переносом
- •Сумматор последовательного действия
- •3. Сумматоры с ускоренным переносом
- •3.1. Сумматоры с ускоренным переносом
- •3.2 Способы ускорения переноса в сумматорах
- •3.3. Примеры включения счетчиков и сумматоров в цифровые схемы
- •3.4. Цифровые умножители
- •Двоичных чисел в столбик
- •1.1. Назначение и классификация триггеров
- •В практической схемотехнике
- •1.2. Асинхронный rs-триггер
- •Асинхронном rs-триггер в базисе или-не
- •2. Условные графические обозначения и схемы триггеров со статическим управлением
- •2.1. Синхронный rs-триггер со статическим управлением
- •И выдержки для синхронных триггеров
- •Синхронных триггеров, и уго тактирующих входов
- •3. Триггеры с динамическим управлением
- •3.2. Двухступенчатый rs-триггер
- •А) уго; б) функциональная схема
- •На базе rs и d-триггеров с его диаграммой состояний
- •3.5. Логические схемы на базе jk-триггеров
- •1. Счетчики импульсов: назначение, классификация, характеристики
- •1.1. Общие сведения о счетчиках
- •1.2 Классификация счетчиков
- •2. Модуль счета счетчиков
- •3. Счетчики импульсов с последовательным переносом
- •С последовательным переносом по модулю 16:
- •С последовательным переносом по модулю 16
- •1. Счетчики импульсов с параллельным переносом
- •1.1. Синхронные счетчики с параллельным переносом
- •С параллельным переносом по модулю 8 (а) и – уго промышленно выпускаемого счетчика (б)
- •1.2. Счетчики с последовательно-пераллельным переносом
- •С последовательно-параллельным переносом
- •2. Суммирующие и вычитающие счетчики импульсов
- •2.1. Двоичные суммирующие счетчики
- •Двоичного счетчика при поступлении на его вход импульсов
- •Двоичного суммирующего счетчика
- •2.2. Двоичные вычитающие счетчики
- •Вычитающего счетчика
- •Счетчика при поступлении на его вход импульсов
- •3. Реверсивные счетчики
- •1. Двоичные и десятичные счетчики
- •2. Счетчики-делители и другие счетчики
- •2.1. Счетчики-делители частоты
- •Счетчика-делителя на 10: а – логическая схема счетчика;
- •Используемого в таймере секунд
- •2.2. Счетчик-таймер
- •Суммирующего счетчика (б) и их временные диаграммы работы (в)
- •2.3 Применение счетчиков в измерительной технике
- •Измерении частоты входных импульсов
- •2.4. Счетчики с недвоичным кодированием
- •И временные диаграммы его работы (б)
- •"1 Из n" (а) и распределителя на основе счетчика Джонсона (б)
- •3. Интегральные микросхемы триггеров, регистров и счетчиков импульсов
- •А) 555ир8 – последовательно-параллельный 8-разрядный регистр; б) 564ир2 – два четырехразрядных сдвигающих регистра
- •1. Классификация запоминающих устройств, их параметры и характеристики
- •1.1. Назначение, классификация зу и способы организации памяти
- •1.2. Основные параметры и характеристики зу
- •2.3. Способы организации накопителей
- •2.3.1. Словарная организация
- •2.3.2. Матричная организация
- •2. Схемотехника статических оперативных запоминающих устройств (озу)
- •2.1. Общие сведения о статических озу
- •2.2. Структурная схема статического озу с матричным накопителем
- •С матричным накопителем
- •3. Режимы работы озу
- •3.1. Запоминающий элемент статического биполярного озу и режимы его работы
- •1. Запись информации –
- •3.2. Стековая память
- •1. Структурная организация динамических озу
- •Разрез схемы по линии а-а
- •С матричным накопителем
- •2. Принцип регенерации информации
- •3. Схемотехника динамических озу
- •4. Микросхемы статических и динамических озу
- •4.1. Микросхемы статических озу
- •4.2. Микросхемы динамических озу
- •1. Назначение, классификация и основные параметры микросхем постоянных запоминающих устройств (пзу)
- •1. Однократно программируемые маской на предприятии изготовителе;
- •2. Однократно программируемые пользователем с помощью специальных устройств, называемых программаторами – ппзу;
- •3. Перепрограммируемые, или репрограммируемые пзу – рпзу.
- •2. Масочные пзу и их применение
- •2.1. Масочные пзу на основе диодной матрицы
- •2.2. Масочные пзу на основе матрицы моп-транзисторов
- •2.3. Масочные пзу на основе матрицы биполярных транзисторов
- •Биполярных транзисторов
- •2.4. Запоминающий элемент пзу
- •3. Программируемые пзу
- •4. Репрограммируемые пзу. Флэш-память
- •4.1. Репрограммируемые пзу (рпзу)
- •С ультрафиолетовым стиранием информации
- •4.2.Флэш-память
- •Микросхем eprom, eeprom и Flash
- •1. Увеличение разрядности чисел
- •Объединяющая 8 микросхем типа 565ру7
- •2. Увеличение информационного объема памяти при фиксированной разрядности данных
- •Типа 541рт1 емкостью 256 4 каждая
- •3. Синтез схем памяти
- •На базе ис объемом 256×1
- •Объема 12,25к×16
- •1. Алгоритм синтеза комбинированных схем памяти
- •И озу 8к×8 на ис 256×12. Пример синтеза комбинированных схем памяти
2. Условные графические обозначения и схемы триггеров со статическим управлением
2.1. Синхронный rs-триггер со статическим управлением
(Слайд)
Основное
назначение триггера
в цифровых схемах – хранить
выработанные логическими схемами
результаты.
Для отсечения еще не установившихся,
искаженных переходными процессами
результатов между выходом какой-либо
логической схемы и входами триггера
ставят ключи в виде элементов И-НЕ.
Действие тактируемого сигнала
на них аналогично разрешающему сигналу
в схеме дешифратора (см. рисунок 5.2 в
лекции 5).
Триггеры, запоминающие входные сигналы только в момент времени, определяемый сигналом синхронизации, называются синхронными. Для того чтобы отличать от них рассмотренный ранее RS-триггер получил название асинхронного.
Формирование синхронизирующих сигналов с различной частотой и скважностью осуществляется при помощи генераторов и одновибраторов.
На первый и второй
логические элементы И-НЕ одновременно
поступает синхросигнал
(рисунок 13.1 а). При неактивном уровне
на выходах первого и второго логических
элементов И-НЕ будет логическая
.
Она не является решающей для функции
И-НЕ, поэтому триггер на третьем и
четвертом элементах будет хранить
записанную ранее информацию. Таким
образом, триггер не реагирует на изменения
входных сигналов при
.
Если же синхросигнал становится активным
(
),
то схема пропускает все переключения
входных сигналов
и
(таблица 13.1). Поскольку входные ключи
производят инверсию входных сигналов
и
,
активным их уровнем будет логическая
(рисунок 13.1 б).
(Слайд)
Рисунок 13.1 – Синхронный RS-триггер: а – функциональная схема; б – УГО
RS-триггеры могут быть реализованы на различных видах логических элементов. При этом логика работы триггера не изменяется, поэтому на принципиальных схемах синхронные триггеры обычно изображаются в виде УГО (рисунок 13.2).
Недостатком схемы остается наличие недопустимой комбинации на входе, при которой получается неустойчивое состояние схемы.
(Слайд)
Таблица 13.1 – Таблица истинности синхронного RS-триггера
Таблица 13.1. Таблица истинности синхронного RS-триггера |
|||||
Управляющие сигналы |
Состояние выходов |
Режим работы |
|||
|
|
|
|
|
|
0 |
0 |
0 |
|
|
Хранение ранее записанной информации |
0 |
0 |
1 |
|||
0 |
1 |
0 |
|||
0 |
1 |
1 |
|||
1 |
0 |
0 |
|
|
Хранение ранее записанной информации |
1 |
0 |
1 |
0 |
1 |
Сброс триггера |
1 |
1 |
0 |
1 |
0 |
Установка триггера |
1 |
1 |
1 |
0 |
0 |
Неустойчивое состояние |
(Слайд)
Рисунок 13.2 – УГО синхронного RS-триггера в базисе И-НЕ
(Слайд)
Времена
предустановки и выдержки.
синхронизацией (тактированием) триггера
связаны два важных параметра – время
предустановки
(Set-Up
Time)
и время
выдержки
(Hold
Time).
Важность этих параметров обуславливается
еще и тем, что они
свойственны не только триггерам, но и
другим устройствам.
Время
– это
интервал
до
поступления
синхросигнала,
в течение которого информационный
сигнал
должен оставаться
неизменным
(рисунок 13.3).
Время выдержки – это время после поступления синхросигнала, в течение которого информационный сигнал должен оставаться неизменным. Соблюдение времен предустановки и выдержки обеспечивает правильное восприятие триггером входной информации.
Работу тактируемого RS-триггера иллюстрируют временные диаграммы сигналов на рисунке 13.4. Синхронизирующему входу соответствует самая верхняя диаграмма. Обратите внимание, что синхронизирующий (тактовый) импульс (в данном случае импульс 1) не оказывает никакого влияния на состояние выхода Q, когда на обоих входах S и R установлен уровень логического 0.
Рисунок 13.3 – К пояснению параметров предустановки
