1.3.Одноразрядный комбинационный сумматор
Одноразрядным комбинационным сумматором называют операционный элемент, выполняющий микрооперацию суммирования двух или нескольких одноразрядных чисел.
Таблицу истинности
полного
одноразрядного двоичного сумматора
(таблица 20.2), можно получить из правил
арифметического суммирования двоичных
чисел. В
обозначении входов и выходов полного
сумматора использовано следующее
правило: в качестве входов использованы
одноразрядные двоичные числа
и
;
сумма –
это одноразрядное двоичное число
;
перенос обозначен буквой
;
для обозначения входа переноса
используется сочетание букв
(i
–
сокращение от английского слова input,
вход) или
(РI);
для обозначения выхода переноса
используется сочетание букв
или РО (О –
сокращение от английского слова output,
выход).
Правила двоичного сложения одноразрядного сумматора можно представить в виде таблицы истинности (таблица 14.2) будущей логической схемы двоичного сумматора и построить эту схему по ранее изложенным принципам.
Для
текущего разряда суммы
логическое выражение имеет вид:
причем
согласно карте Карно, представленной
на рисунке 20.3 а, данное выражение не
минимизируется.
Для
выходного переноса
минимизация
возможна,
поэтому логическое выражение согласно
рисунку 14.3 б, получается следующим:
|
|
Рисунок 14.3 – Карты Карно для одноразрядного сумматора: а – для текущего разряда суммы; б – для текущего разряда выходного переноса |
|
Схема одноразрядного сумматора и его УГО представлены на рисунке 14.4.
Рисунок 14.4 – Одноразрядный сумматор:
а – функциональная схема; б – УГО
Теперь, точно так же, как и в предыдущих случаях, в соответствии с правилами построения принципиальной схемы по произвольной таблице истинности получим схему полного двоичного одноразрядного сумматора, построенной на базе ИМС. Схема приведены на рисунках 14.5 и 14.6.
Примером одноразрядного двоичного сумматора может служить микросхема средней интеграции К155ИМ1. Обычно для выполнения вычислений в схемах цифровой обработки сигналов недостаточно точности одноразрядного сумматора. В них применяются 16- или даже 40-разрядные двоичные сумматоры.
|
|
Рисунок 14.5 – Схема полного двоичного одноразрядного сумматора |
Рисунок 14.6 – Минимизированная схема полного двоичного одноразрядного сумматора |
2. Сумматоры с последовательным переносом
Многоразрядный
комбинационный сумматор последовательного
действия (рисунок
14.7)
представляет собой структуру, состоящую
из двух сдвигающих регистров
,
,
одноразрядного сумматора и схем
управления.
Рисунок 14.7 – Многоразрядный комбинационный
Сумматор последовательного действия
Порядок функционирования
последовательного сумматора следующий.
Перед началом суммирования сдвигающие
регистры
,
,
и триггер устанавливаются в нулевое
состояние. Затем производится запись
чисел
и
в регистры
,
соответственно. После этого производится
суммирование чисел
и
поразрядно, начиная с младшего разряда.
В первом такте суммирования на один
вход сумматора поступает цифра
,
а на другие два входа – цифры
и
с выходов регистров. На выходе сумматора
формируется цифра младшего разряда
суммы
и цифра переноса
.
Цифра переноса подается на вход триггера
для задержки на один такт, а цифра
поступает через схему "ИЛИ" на вход
старшего разряда
.
После окончания действия первого
импульса цифра переноса
появляется на выходе триггера, одновременно
происходит сдвиг содержимого регистров
на один разряд вправо и в освободившийся
старший разряд
записывается
.
На втором такте на вход сумматора будут
поступать цифры
,
а на его выходе будут образовываться
цифры
.
Далее обработка информации будет
производиться так же, как в первом цикле.
Таким образом, весь
цикл суммирования занимает
тактов, результат суммирования
записывается в
.
Результат сложения будет верным, если
число разрядов суммы не превышает
разрядность регистра
.
Если же указанное условие не выполняется,
то будет иметь место искажения результата,
вызванного переполнением разрядной
сетки.
Результат сложения
(14.6)
может быть записан в специальный регистр суммы.
Быстродействие последовательного сумматора определяется временем сложения
,
(14.7)
где – число разрядов в регистрах;
– время сдвига
кода в регистрах;
– время образования
суммы в сумматоре.