30.Процессор Intel 80386, 486, Pentium

386: имел 275 тыс транзисторов на кристалле такт частота 40МГц технология 1.2мк наличие на кристалле контроллера виртуальной памяти и кэш-памяти. производительность 20млн операций в сек.

486: 1.2млн транзисторов на кристалле, такт частота 100МГц. производительность 100млн/с

разновидности DX DX2 DX4 SX. 8кБ кэш памяти

С начала 486 проц а затем и проц ряда Pentuim стали использовать эл-ты RISC арх-ры (глубокий конвейер, все команды выполняются за опр промеж времени). С переходом на Pentium для обеспечения min выполнения команд арифметики с палвающ (,) потребовалось сильно переделать СПЗ(сопроцессор) первые партии Pentuim были с ошибкой в СПЗ.

ША-32 ШД-64(внешн) ШД-32(внутр)

БФА –блок формирования адреса

СППЗ – сопроцессор с плавающей запятой

Процессор имеет суперскалярную архитектуру и при тактовой частоте 66MHz процессор обепечивал производ-ть до 100млн опер/с. Внутр структура проц Гарвардская (раздельная память команд и память данных). Внешняя структура фон-Неймановская. Обращение в внешней памяти идет блоками по 4 64-разр слова для заполнения 256 разр КЭШ. Процессор имеет 2 || работающих 5-ти ступенчатых конвейера U и V. Конв U полноразмерный и на нем может выполн любая ариф и лог команда. U имеет 64-разр сдвигатель. Конв V упрощенный, предназ начен для выполнения простых команд типа сдвига,лог опер (легких). Команда из КЭШ дешефрируется (ДШК) и УУ рег-ми и микрокомандами выбирает аппаратные ресурсы необход-е для выполн данной команды, при этом команды анализирются на возможность их одновременного выполнения в U и V конв. Схема формир адр следит за тем чтобы последовательность выполнения команд не нарушалась.

В проц-ре впервые исполз схема предсказания переходов (блок ветвл переходов).В БВ хранится до 256 адресов последних переходов. Вероятность предсказания ≈10%. Принцип: если переход состоялся то в след цикле наиболее вероятно , что этот переход повторится.

БФА обеспечивает формир адреса при работе с внешними модулями памяти и ВУ. Адр простр памяти и ВУ раздельное.

Проц имеет возмодность работать с КЭШ 2-го уровня который нах-ся на матер плате (в процессоре встр контроллер КЭШ памяти и встроенный контроллер Вирт памяти.)

17.Организация динамических модулей дозу

ВДОЗУ одна ячейка памяти строится на одном полевом транзисторе(в статических ОЗУ на одну ячейку памяти прих 2 тр)

в ДОЗУ хранение инф обеспечив за счет наличия заряда на паразит-ной емкости затвора-истока. Инф в динам ячейке ч/з какое-то время пропадает за счет рассеивания заряда из-за сопротивл этой емкости. Чтобы этого не происходило инф в ДОЗУ периодически восстанавл (регенерируется) t м/у интерва регенерации для совр микросх ДОЗУ составл 8-16 мс. Регенер обычно осущ подачей напряжения питания на транз ячейки (если U есть инф восст).

RAS – строк сопровожд адр строки

CAS – строк сопровожд адр столбца

На ША конт-роллером ДО ЗУ выставл адр стр Ах и защелкивает-ся отриц фр-онтом сигн-ла RAS в Рг

ДОЗУ, затем контроллер ДОЗУ выставл на ША адр столбща Ау ктр защелк по отриц фронту сигн СAS, RAS=0 и CAS=0 ; вкл микр в работу и она анализир сигналы W/R и в завис от него считывает инф с ШД в себя или выдает на ШД. Появл CAS и RAS =1 переводит ее выход по ШД в 3 сост. Для того чтобы вызвать регене-рацию (в завис от типа микросх) сущ неск способов:

1)Only RAS

2)Обычно использ в встр счетчиком адреса регенер и наз-сяCAS before RAS