- •1.Процессоры. Иерархия языков вт
- •4.Алу для деления чисел с фиксир(,)
- •8.Управл автоматы с мпу
- •15. Организация модулей пзу
- •19.Синхр способ продкл ву к см
- •24. Общие принципы построения risc-процессоров. Особенности Берклинской архитектуры.
- •32. Процессор Pentium IV
- •34. Последовательный интерфейс intel 8251(усапп)
- •42.ATmega 32
- •48. Понятие интерфейса. Виды арбитража
- •50.Арбитраж по || опросу.
- •20.Асинхр способ продкл ву к см
- •21. Ппи, подключение ву с помощью ппи
- •30.Процессор Intel 80386, 486, Pentium
- •17.Организация динамических модулей дозу
- •18.Покдл модулей дозу к см(прозр рег).Способы регенерации
- •45 Типовые структуры вс(п/я, многопорт озу, гиперкуб)
- •2.Алу для сложения чисел с фиксир (,)
- •3.Алу для * чисел с фикс(,)_методы ускор *.
- •5.Устройтсво для выполнения лог.Опер.Особеннсти арифм с плавающей (,)
- •6.Многофункциональное алу
- •7.Управляющие автоматы с жесткой логикой
- •9.Требования к кодам команди способы кодирования.
- •16.Организация модулей статического озу.
- •22.Организация кэш памяти.
- •23.Организация виртуальной памяти.
- •25.Старнфордсая структура
- •26.Машины упр потоками данных(df-машины)
- •31.Pentium II,Pentium Pro
- •35.Прогр контр прерываний.
- •37.Таймер
- •38.Орг эвм типа ibm pc at
- •46.Архитектура Сммр,Сvмр,См.
- •47.Сm структура.
- •49.Арбитраж по последовательному опросу.
- •44.Типовые структуры вс (Ош,кажд с кажд…)
15. Организация модулей пзу
Каждая элементарная машина имеет модули ПЗУ, где обычно хранится инф-я начального пуска и вектора прерываний от различных внешних устройств
Пусть требуется подкл модуль 24 kb начиная с 0 адр, состоящий из микросх 8кх8 (нужно 3 м.сх.)
19.Синхр способ продкл ву к см
Практически все ВУ содерж свой лок проц (обычно менее мощный чем ЦП)
При синхр способе предполагается что ВУ всегда готово к обмену инф (обычно тогда, когда быстродейств ВУ>= быстродейств ЦП). ЦП выставляет на ША адрес ВУ (возбуждается сигнал CS0 с выхода ДШ и в прогр доступный RG1 записывает с ШД код ком-ды предназначенной для ВУ.Если ШД многоразр или состоит из нескольких байтов || RG1 ставится еще RG, логика упр таж е самая). ВУ периодически обращается по адресу СSO* и ч/з ШФ2 считывает содерж RG1, получив код ком-ды ВУ выполн ее (делает какую-то последов дейтствий (подпрогр)) и обращаясь по адр CS1* записывает в RG2 рез-тат. ЦП после записи ком-ды в RG1 выдерж паузу (дает время на выполн ком-ды ВУ) затем обр по адр CS1 и ч/з
ШФ1 считывает из RG2 результат.
Синхр способ обмена приводит к тому что ЦП может считать из RG2 неправильные данные( если ВУ не успело поместить рез-т) что приводит к потере производ ЦП из-за тог что дается избыточная пауза на ожидание рез-та ВУ. RG+ШФ=Порт
24. Общие принципы построения risc-процессоров. Особенности Берклинской архитектуры.
В ВТ сущ. правило 80/20: 80% времени уходит на выполн. 20% команд от полного набора инструкций процессора. Появилась задача изобретения ориентированного процессора. Перед разработчиками RISC-проц ставятся следующие задачи:
1)Выделяется область применения и класс решаемых задач, в этих задачах выделяются наиболее часто встречающиеся команды. Выделенные команды реализуются аппаратно с max возм быстродействием, обычно одна команда выполн за 1 такт. При этом использ простые способы адресации и простые инструкции.
2)Если введение новых команд не требует существ аппаратных затрат, то они вводятся. Разр RISC-процессоров ориентируется на поддержку ЯВУ и на конвейерный тип выполнения команд. Условно выполнение любой команды можно разбить на фазы:
1 команда выполн 5 тактов, однако каждый след такт мы получаем рез-т. Все этапы выполн команды условно занимают одинаковый интервал времени. После заполнения конвейера за каждый такт на выходе имеем резкльтат=> высокая производительность.
Минус:команды должны быть одинаковы по времени.
Выполнение всех команд за одинаковое инт времени позволяет достигнуть высокой степени конвейеризации выполения процесса. Т.е. команды ктр не м/б выполнены за 1 такт реализуются на программном уровне с использованием стандартных библиотек. Основоположниками RISC архитектур явились ученые Берклинского и Старнфордского университетов.
Берклинская архитектура.
Анализ работы ЭВМ показывает что основные затраты времени приходятся на обращение проц к памяти и ВУ. Разработчики Берк. арх для уменьшения числа обращений к внешн памяти решили хранить всю инф в кристалле, для этого они увеличили число РОНов.
RISC II – 138 РОНов.
При выполнении программы около 70% результатов полученных от выполн предыдущей команды использ при выполн сдлед ком-ды.
138 РОНов разбили на 8 виртуальных логических окон в каждый момент времени каждая подпрогр работает с одним Вирт окном, каждое окно содержит 32 РОНа.
31 Верхние регистры 6 |
Локальные регистры 10 |
Нижние регистры 6 |
0 Глобальные регистры 10 |
Нижн рг – результаты выполнен предыдущей команды и они явл верхн для след процедуры.
Глоб переменные доступные для всех процедур.
Все память РОНов поделена на пересекающиеся виртуальные регистровые окна, результат проц А нах-ся в нижн рег окна А которые одновр явл верхн рег окна В и служат исходной инф для процедуры В такая орг.перекр окон позволяет сократить число команд пересылок физ инф м/у РОНами.
Глобальные регистры доступны из любого виртуального окна. Дальнейшее увеличение числа РОНов приводит к увеличению паразитных емкостей внутренне системной магистрали (внутри кристалла). Это приводит к снижению тактовой частоты процессора.