книги из ГПНТБ / Преснухин, Л. Н. Цифровые вычислительные машины учебное пособие

еще следующие особенности: одноразрядный сумматор построен на логических элементах И и ИЛИ, имеющих по два входа и работающих не более чем на две нагрузки; для построения сумматора требуются только прямые значения переменных, как в схеме, показанной на рис. 3.35.

Функциональная схема одноразрядного сумматора, состоящая принципиально из двух совершенно одинаковых частей и схемы ИЛИ, объединяющей сигналы с этих частей, представлена на рис. 3.37.

а 6 а Ь

Схема А суммирует две цифры слагаемых без учета переносов из млад­ шего разряда. При этом вырабатывается промежуточный сигнал пере­

явится. Общий сигнал переноса сумматора равен логической сумме переносов обоих полусумматоров. Сигнал суммы 2 вырабатывается на выходе полусумматора Б как сумма трех переменных по mod 2.

140

Схема сумматора, состоящего из двух полусумматоров, является наиболее экономичной из всех рассмотренных-ранее схем сумматора;

вней используют 14 диодов и два инвертора. Использование полусум­ маторов облегчает также изготовление сумматоров

винтегральном исполнении.

Логические выражения для суммы Б и переноса П в этой схеме можно записать в виде:

П = (ab) (Ьс) (ас) = ab-\-bc-\- ас;

£ = (abc) (aft) (Ы1) (сП) = abc+ (a -f b -f с)П.

* Для образования таких логических элементов «проводное ИЛИ» в ИС преду­

смотрено внешнее соединение сопротивлений нагрузки с коллекторами выходных транзисторов.

141

Так как на выходе рассматриваемой схемы получают инверсные сигналы суммы и переноса, то для получения прямых значений необ­

пользования компонентов только двух типов с простыми соеди­

F = aibi ф a-fri.

Очевидно, что триггер Т будет к концу суммирования находиться в «1» состоянии, если за время суммирования только одно значение «1» поступит на вход триггера.

142

• Сигнал переноса в следующий разряд ci+1 может появиться в двух случаях. Если триггер данного разряда после окончания суммирования остался в «1» состоянии, то появление сигнала переноса из предыду­ щего разряда Ci вызовет выходной сигнал схемы И4:

F1= Fci = (afti + afti) ct = ctibiCi + аг6,-сг. ,

Если значения цифр данного разряда 1-го и 2-го слагаемых были равны «1», то сигнал слагаемого Ьг поступает на вход триггера Т и схему задержки D и задерживается на время х (т > тт), где тт — время переброса триггера. На выходе схемы совпадения И2 формируется сигнал переноса F2:

F2 = Fbi = (afii + ajbi) bi = (аД-) (аД-) bt =

= (a/ + &«) (a{4-%) bi = (af+ bt) (at + bt) bt = .

=(ед- -f aibi + afii -f 6Д-) bt =

=(afti + а Д ) bt = ctibibi = аг6гЬ/ = аД-.

Поскольку общий сигнал переноса ci+1 в следующий разряд равен логической сумме выражений F4 + F2, то

1 = Д -f Е2 = а Д + a Дс,- + аДс« =

= а Д + (аДс,- + аД с ;-)+ (аДсу + аДс,-) =

= ЯД + V ; (« + ад + afii (bx+ b ) = atbi + bfii + агсг. '

Одноразрядный десятичный сумматор. Рассмотрим приведенную иа рис. 3.43 функциональную схему одноразрядного комбинационного сумматора для чисел в десятичной системе счисления в коде 8, 4, 2, 1. Код 8, 4, 2, 1 представляет собой естественное позиционное представ­ ление десятичных чисел посредством четверки двоичных разрядов — тетрады. Поэтому в сумматоре каждое десятичное слагаемое подается по четырем шинам х1г х2, х3, х4 и у4, у2, у3, у4. В комбинационном одно­ разрядном сумматоре одновременно подаются оба значения слагаемых и перенос с0 из предыдущего младшего разряда на четыре двоичных одноразрядных сумматора СМ4 СМ4. На этих сумматорах происхо­ дит сложение двоичных представлений цифр слагаемых и вырабаты­ вается перенос в следующий десятичный разряд. Очевидно, если сумма

Если же сумма двух чисел находится в пределах от 10 до 15, то только рассмотренные цепи сумматора не обеспечивают получение правиль­ ного результата. Для получения правильного результата необходимо выработать сигнал переноса и вычесть 10 из полученной суммы.

Для выработки сигнала переноса при получении суммы в пределах от 10 до 15, т. е. когда в коде суммы имеются «1» во втором и четвертом разрядах, третьем и четвертом разрядах, и втором, третьем, четвертом разрядах, используют логические схемы Я, и И2. Вместо вычитания 10 для формирования суммы с помощью двоичных сумматоров СМ5, СМв

143

и СМ-! производится сложение частичной суммы с числом 6 (т. е. с чис­ лом 110). Перенос, возникающий при этом, не используется, поэтому операция прибавления 6 равноценна вычитанию 10 (— 16+6 = —10).

и перенос с0 с младшего разряда поступают на входы четырех одноразрядных двоичных сумматоров СМХ -ь СМ4. Получаемая на

соответствовать 16, однако поскольку из результата необходимо вы­ честь 3 для образования кода с избытком 3, то остается прибавить 3.

В десятичном сумматоре коррекция осуществляется с помощью инвертора НЕ и одноразрядных двоичных сумматоров СМЪн- СМ7. Поскольку при прибавлении 13 и 3 в младший разряд добавляется + 1, то суммирование заменяется простым неинвертированием резуль­ тата сумматора СМХ; этот же результат в неинвертированном виде по­ ступает как сигнал переноса в следующий разряд на сумматор СМЯ.

144

Сигнал десятичного переноса используется для коррекции во втором разряде, что вместе с инвертированным схемой НЕ сигналом соответ­ ствует прибавлению 3. Прибавление 13 осуществляется подачей сигна­ лов с в третий и четвертый разряды, что вместе с сигналом с выхода инвертора НЕ соответствует числу 1 + 4 + 8 = 13.

Многоразрядный параллельный накапливающий сумматор с после­ довательным переносом. При суммировании многоразрядных чисел

ххх2 хп и уху2 ... уп_х, уп в накапливающем сумматоре ставят п триггеров. Если все триггеры находятся в «О» состоянии, то при подаче на вход схем ИЛИ кода первого слагаемого в «1» состояние перебро­ сятся те триггеры, на вход которых поступил сигнал «1» данного раз­ ряда кода 1-го слагаемого. При подаче кода 2-го слагаемого возможен переброс триггеров из «1» в «О»

+ т + тили), где тили — время задержки сигнала в схеме ИЛИ, когда имеет место суммирование кода числа 011 ... 111 с кодом числа

ООО... 001.

Врассмотренной схеме при подаче сигналов установки «О» тригге­ ров также возникают переносы. Поэтому для установки триггерного регистра в «О» требуется в худшем случае подать п сигналов установки и затратить время цтт.

Данный тип сумматора имеет простую структуру и сравнительно низкое быстродействие. Для повышения быстродействия необходимо использование более сложных схем цепей переноса.

Многоразрядный сумматор со сквозным переносом. Ускорение процесса сложения в накапливающем сумматоре возможно при вве­ дении цепей сквозного переноса. Рассмотрим три разряда сумматора (рис. 3.45), построенного на основе одноразрядной суммирующей

накапливающей схемы (см. рис. 3.42).

145

При подаче кода 1-го слагаемого {а-,_г at ai+l) на вход сумматора сигналы «1» пройдут через входные схемы ИЛИ и установят триггеры в «1» состояние в соответствующих разрядах. При подаче кода 2-го сла­ гаемого (bt_.xbi bi+1) произойдет переброс триггеров в «О» состояние в тех разрядах, где ранее было установлено «1» состояние при подаче кода 1-го слагаемого. Кроме этого, сигналы «1» кода 2-го слагаемого, пройдя через элемент задержки D в этих же разрядах, вызовут появление сигна­ лов переносов в следующий разряд.

В рассматриваемой схеме сигналыпереноса являются сквозными, они проходят только через схемы Я и ИЛИ данных разрядов. Для их выработки не требуется переброс триггеров в каждом разряде.

Определим максимальное время суммирования в данном сумматоре. Пусть к коду числа 011 ... 111 прибавляется код числа ООО ... 001. После срабатывания триггера младшего разряда через время х > тт

Рис. 3.46. Функциональная схема многоразрядного сумматора

сгрупповым переносом

впервом разряде будет выработан сигнал переноса во второй разряд. Поскольку во втором разряде триггер находится в «1» состоянии, то сигнал переноса с первого разряда пройдет через схему Иг второго

разряда и схему ИЛИ и поступит на вход триггера третьего разряда и на вход схемы Иг третьего разряда. Поскольку все триггеры нахо­ дятся в «1» состоянии, кроме триггера Тп, то сигнал переноса пройдет через все схемы И — .ИЛИ от второго до (я — 1) разряда включи­ тельно. Через схему Их п-го разряда сигнал переноса не пройдет, а поступит только на вход триггера я-го разряда. Таким образом, время суммирования в данной схеме Ts = т + (я— 1) (ти + тИли) +

+тТ) гдети — задержка сигнала в схеме И; тили — задержка сигнала

всхеме ИЛИ.

Многоразрядный сумматор с групповым переносом. Для сокраще­ ния физической длины пути прохождения сигналов переноса в сумма­ торе, последний может быть разбит на группы разрядов. С каждой такой группой связана .одна схема совпадения. Если все триггеры сумматора находятся в «1» состоянии после суммирования разрядов чисел на триггерах данной группы, то схема совпадения будет открыта. Сигнал, поступивший из предыдущей группы, пройдет в этом случае схему совпадения «1» состояний группы. Следовательно, в худшем случае сигнал переноса пройдет не я — 1 схему переноса данного сум­

146

матора, а только п/т схем, где т — число групп. Для реализации преимуществ данного способа (ускорения времени суммирования) времена прохождения сигнала переноса внутри групп и между груп­ пами должны быть одинаковыми. Если задержка в одном разряде равна т, то задержка сигнала переноса внутри одной группы из т эле­ ментов равна (т — 1) т. Поскольку число схем межгрупповых перено­ сов равно т, то задержка в цепи межгруппового переноса будет (п/т —

— 1) т. Из условия равенства времен задержек распространения сиг­

нала находим, ч т о т = У п .

На рис. 3.46 приведена принципиальная схема формирования груп­ повых переносов для Д и Д +1. В каждой группе по т триггеров; если все триггеры группы Д имеют «1» состояния, то схема совпадения

# х подготовлена к приему сигнала переноса из группы'Д _ х. В случае, когда все триггеры группы Г, + х также находятся в «1» состоянии, сигнал переноса пройдет схёму совпадения # 2 и поступит в группу Д +2.

Комбинационный параллельный сумматор с формированием парал­ лельных переносов. Ранее было показано, что логическое выраже­ ние для образования сигнала переноса в данном разряде имеет следу­ ющую ДСНФ:

П = abc + abc + abc -+-abc.

Преобразуем это выражение:

П — (abc + abc) -f- (abc + abc) = ab (c -j- c) -j-

+ {ab -\-ab) c — ab-{- {ab + ab) c.

Из полученного выражения для переноса следует, что возникнове­ ние переноса в данном разряде возможно в случаях, когда сигнал переноса:

вырабатывается вследствие «1» значений информации в суммиру­ емых разрядах обоих чисел (ab = 1);

не вырабатывается в схеме данного разряда, а проходит через него из предыдущего разряда (ab + ab = 1; с = 1).

Если строить схему переноса в соответствии с выше приведенным выражением, то сигнал переноса из предыдущего разряда с проходит только две логические схемы данного разряда.

Рассмотрим способ формирования переносов в г'-м разряде много­ разрядного параллельного сумматора. Для этого введем следующее обозначение:

П = a b { a b a b ) c = G-j- Рс.

где G0 = c0 — перенос в самый младший разряд.

147

Последовательные значения переносов в каждом разряде можно получить из выражения для //,-, задавая значения i и исключая все члены с отрицательными индексами. Для реализации переноса в каждом разряде требуется иметь i схем И с числом входов от 1 до i и одну схему ИЛИ с i входами.

Поскольку все значения G,- и Р,- в каждом разряде не зависят от пере­ носов из младших разрядов, а зависят только от значений аД-, то воз­ можно формирование переноса Д г из группы ^-разрядов на основе анализа значений разрядов информации слагаемых и значения переноса с0 в самый младший разряд. Сформированный таким образом сигнал называют сигналом одновременного переноса. Время формирования этого сигнала равно времени срабатывания схем И — ИЛИ. Однако в общем случае схемы с цепями одновременного переноса должны иметь i входов, выходы формирователей сигналов G; и Pt должны быть нагружены на большое число логических схем. Поэтому схемные затраты для построения этих схем оказываются довольно существен­ ными. Поскольку общее число схем для выработки одновременного переноса + 1 + 2 + ... + (г — 1) + i = t (i + 1)/2, то при достаточно больших i построение сумматоров с цепями одновременного переноса, практически невозможно.

Используя метод разбиения общего количества разрядов на груп­ пы, можно построить схемы одновременного переноса внутри групп, а затем схемы другой логической ступени образования параллель­ ного группового переноса. В этом случае оказывается возможным при приемлемых аппаратурных затратах получить значительный выигрыш по быстродействию.

Синхронные и асинхронные многоразрядные параллельные сумма­ торы. При сложении двух кодов произвольных чисел количество возникающих переносов и длина цепочек разрядов, вдоль которых происходит распространение переносов, различны. В худшем случае при возникновении переноса в самом младшем разряде и распростра­ нении его через все остальные п — 1 разряды время суммирования равно nU, где h — время суммирования в одном разряде.

Если устройство управления сумматором построено по синхрон­ ному принципу, то цикл работы сумматора определяется максималь­ ным временем суммирования. Поэтому в этом случае время суммирова­ ния различных чисел постоянно и не зависит от кодов чисел, участ­ вующих в суммировании. При использовании схемных методов ускоре­ ния суммирования в синхронном сумматоре время суммирования равно времени срабатывания суммирующей одноразрядной схемы и времени распространения сигнала переноса в сумматоре.

Для уменьшения времени суммирования чисел в сумматоре можно применить принцип асинхронного управления. В асинхронный сум­ матор вводят специальные схемные средства, которые фиксируют момент окончания распространения сигналов переноса. Вследствие этого фиксируется время выполнения операции сложения в зависи­ мости от участвующих в операции кодов чисел. Поскольку структура возникающих переносов имеет статистическую природу, то выигрыш по быстродействию сумматора с асинхронным управлением по сравне­

148

нию с синхронным сумматором можно оценить только в среднем. Вероятностный анализ показывает, что при суммировании п-разряд- ных чисел наиболее вероятное число разрядов, между которыми последовательно распространяется перенос, равно log2«. Поэтому при использовании одинаковых электронных элементов в асинхронном сумматоре возможен выигрыш по быстродействию выполнения опера­ ции суммирования приблизительно в n/log2n раз.

Комбинационный асинхронный параллельный сумматор. Для учета статистической структуры переносов в асинхронном сумматоре необ­ ходимо цепи переноса строить так, чтобы в каждом разряде сигналы

наличия либо отсутствия переносов вырабатывались до появления соответствующих сигналов из предыдущих разрядов.

Как было показано ранее,_ сигнал переноса сг+£ может быть записан в виде ДСНФ

ci+i = n ln = albl -ir'aici -\r bici.

Сигнал отсутствия переноса с;+1 из данного разряда вследствие закона двойственности логических функций двоичного сложения и переноса, по которому инверсия этих функций получается заменой всех входящих в функции переменных на инверсные без изменения характера операций между членами функций, может быть записан в следующем виде:

с<п = П т = aibi + afii + bfii.

Для построения схем, вырабатывающих функции ci+1 и сг+1, преобразуем выражения к виду:

С'-Ь1 ~ iP 'i ”Т~ ) С/, СгЧ1 “ & i b i “Ь (ф “ Ь Ь [ ) С [ .

149