книги из ГПНТБ / Преснухин, Л. Н. Цифровые вычислительные машины учебное пособие

Формирование сигналов переноса в счетчике с групповым перено­ сом описывается с помощью следующего выражения:

Ptpi = A -x 1x.i ... X i - ^ ,

Смысл выражения для образования сигнала PTpi состоит в том, что наличие сигнала А на входе счетчика, вызывает появление сигнала переноса в i-м разряде тогда и только тогда, когда все i младших разрядов находятся в «1» состоянии. В соответствии с выражением для Р тр i происходит построение схем переноса каждого разряда счет­ чика, т. е. использование схемы И с числом входов i U sg (п — 1)].

Быстродействие двоичных счетчиков определяется временем рас­

Введение цепи сквозного переноса позволяет сократить время Тсч до величины:

Тсч = (п — 1)тя+ тт,

где тн — время срабатывания схемы И цепи сквозного переноса. Дальнейшее повышение быстродействия счетчика достигается ис­ пользованием цепей групповых переносов. В этом случае исключается время распространения сигналов в цепочке схем И и остается только время распространения сигнала между k группами, что позволяет

получить быстродействие Т'сч' счетчика:

Т сч — kxa-j- Т т .

Для счетчика с цепью одновременного переноса время 7Д' можно оценить по формуле

Тсч = 2тн ~г тт.

Десятичные счетчики и счетчики с произвольным коэффициентом пересчета. Двоичный «-разрядный счетчик имеет М = 2п устойчивых состояний (М — коэффициент пересчета счетчика). Счетчик работает как делитель входной частоты /вх запускающих импульсов. Частота импульсов на выходе счетчика / вых равна:

/вых = / в х Ш .

Если необходимо изменить величину коэффициента пересчета, то вводятся обратные связи. На'рис. 3.19 приведена схема счетчика

130

блокируется переброс триггера Ту сигналом хп = 0. Это происходит после поступления 2я-1 импульса на вход счетчика. После установки триггера Тп в «1» состояние сигнал разрешения переброса на входе J подается через схему объединения ИЛИ с выхода Тп. В это время выход­

вается только один раз, поэтому на его выходе частота выходных сигналов

/вых = и (2 » -1+ 1).

На рис. 3.20 приведена временная диаграмма работы трехразряд­ ного счетчика с коэффициентом пересчета М = 5. Следует обратить внимание, что переброс J — К-триггера с синхронизируемым входом происходит во время окончания входного импульса, т. е. на его заднем фронте.

Рассмотрим общий метод введения обратных связей в многоразряд­

На рис. 3.21 приведена функциональная схема десятичного счет­ чика на J — /(-триггерах, а в табл. 3.5 —iинформационные состояния счетчика при действии десяти импульсов на его входах. До поступления

восьми импульсов данная схема работает как обычный двоичный счет­ чик. Восьмой импульс вызывает переход триггера Г4 в «1» состояние и сигнал х4 = 1 на его выходе открывает схему И. Девятый входной импульс поступает на вход триггера 7\ и вызывает его переброс, а через схему И и схемы ИЛИ1 и ИЛИ, этот же входной импульс проходит на входы триггеров Т2 и Т3 и устанавливает их в «1» состояние. Таким образом, обратная связь с триггера Т4 на триггеры Т2 и Т 3 привела к установлению состояния счетчика 1111 вместо состояния 1001 после поступления девяти импульсов в схеме без обратных связей. Следу­

Для получения счетчиков с произвольным коэффициентом пере­ счета, кроме обратных связей, можно использовать метод дешифриро­ вания информационного состояния счетчика и установку его в нуль после поступления требуемого числа импульсов.

На рис. 3.22 приведена функциональная схема счетчика этого типа с коэффициентом пересчета М, а на рис. 3.23 — функциональная схема

132

десятичного счетчика построенная с использованием рассмотренного метода. Схема совпадения Их дешифрирует информационное состояние 1001, возникающее после поступления первых девяти импульсов на вход счетчика. Высокий потенциал схемы И1 вызывает срабатывание логического элемента И — НЕ и сброс счетчика потенциалом низкого

других триггеров блокированы. «0» сигналами. При подаче импульса СИ одновременно на триггеры Т 1 ч- Тп триггер 7\ переключится в «1» состояние, а Тп — в «0» состояние. Следовательно, при подаче второго импульса СИ триггер Т х переключится в «0» состояние, а триггер Т2 установится в «1» состояние и т. д. Через схемы совпадения ИЛИ вы­ ходные сигналы Xi = 1 подаются на вход t'-ro триггера для того, чтобы подготовить этот триггер к сбросу при подаче импульса СИ.

Реверсивными называют счетчики, допускающие сложение и вычи­ тание некоторого числа импульсов, поданных на вход. Операцию вычитания в счетчике можно осуществить сложением содержимого счетчика с дополнительным кодом «1», т. е. сложение содержимого счетчика с кодом 11 ... 11. В этом случае перенос, возникающий в стар­ шем разряде, теряется, а получающееся в счетчике число равно его первоначальному содержимому, уменьшенному на единицу. Вычита­ ние можно также осуществить схемным путем" коммутацией сигналов с «1» и «0» выходов триггеров, управляющих входами триггеров стар­ ших разрядов.

133

§ 3.4. ДЕШИФРАТОРЫ

Дешифратором называют электронный узел ЦВМ, осуществля­ ющий микрооперацию преобразования входного «-разрядного кода числа в выходной сигнал на одной из т = 2п выходных шин. Функци­ ональная схема дешифратора приведена на рис. 3.25, где ххх2х3 ...

...хп — переменные входного кода, а уху2у3 ... ут_хут— выходные сиг­ налы дешифратора. Дешифраторы являются узлами комбинационного типа, в которых каждой комбинации входных аргументов соответствует

У,| __ 4J____ Ц

XziXz\ Хп Ш

Рис. 3.25. Функциональная схема дешифратора

Г\

Уг~Х,ХгХз

и

. - — - — и

Г\

U "

Г

х ,х , х гх г х3 х3

Рис. 3.26. Логическая струкРис. 3.27. Логическая схема пирамитура дешифратора дального дешифратора для четырех­

разрядного входного кода

одна и только одна единичная выходная функция. Выходные функции дешифратора описываются следующей системой логических выражений, представленных по минимальной дизъюнктивной нормальной форме в виде конституентов единицы:

Ух= ххх2х3... Xi.. ♦Xn-lXm Уг— ххх2х3... Xi.. • Xn-lXfit

у1= х1хгх9...х 1.. • Xn-\Xni

Ут-l = ХхХ2Х3... X;

Ут= Х,Х2ХЙ...Xi.. • Xn-iXn.

134

Из этой системы уравнений следует, что для построения дешифра­ тора, преобразующего «-разрядный двоичный код, необходимо иметь т электронных логических элементов И с «-входами каждый. На рис. 3.26 приведена логическая структура дешифратора, построенная для случая п — 3.

Если возрастает разрядность дешифрируемых слов, то возрастает и число входов схем И дешифратора. Можно осуществить каскадное включение схем И дешифратора, имеющих малое число входов. На рис. 3.27 приведена логическая схема пирамидального дешифратора для четырехразрядного входного кода числа. При обычной схеме пост­ роения дешифраторов (см. рис. 3.26),

в виде двухступенчатого дешифратора из двух дешифраторов на тх — = 2 Л1 и тг = 2п2 выходов {п1 + «2 = я) и 2я двухвходовых схем И. При этом общее количество двухвходовых схем И

Q* = 2я» + 2я*+ 2я.

Можно показать, что при построении дешифраторов прямоуголь­ ного типа на пх и «2 минимальное число разрядов, число схем Q" имеет место при пх — «а = я/2 (при четном «) или при «х = (« + 1)/2, « = (« — 1)/2 (при нечетном «). При четном числе « разрядов для реа­ лизации двуступенчатого дешифратора требуется количество диодов, равное М":

М" = «/2 • 2я/2 + п/2 ■2п/2 + 2 • 2я = «• 2п>’1+ 2Л+1.

На рис. 3.28 представлена логическая схема прямоугольного дву­ ступенчатого дешифратора для « = 4, из которой следует, что по срав­ нению с пирамидальной структурой дешифратора в этом случае на

135

один каскад уменьшается электрический путь прохождения сигна­ лов и используется на четыре двухвходовые схемы И меньше.

Принцип построения прямоугольных многоступенчатых дешифра­ торов на основе двухвходовых схем И предполагает разбиение общего числа п разрядов на группы так, чтобы в каждой группе было не более 2—3 разрядов. Комбинация выходов дешифраторов на 2—3 входа позволяет получить многоступенчатый дешифратор на любое число выходов.

На рис. 3.29 представлена функциональная схема построения, в соответствии с рассмотренными принципами, трехступенчатого

ступени позволяет получить на дешифраторах второй ступени ДШЬ и ДШ№по 16 и 32 выхода соответственно. Дешифратор третьей ступени ДЯ/7 состоит из матрицы 16 X 32 логических элементов И для реали­ зации 512 выходных переключательных функций.

Регулярность построения структур дешифраторов обеспечивает легкость их изготовления в виде больших интегральных схем (БИС). Как при разработке БИС, так и при изготовлении дешифратора в интег­ ральном исполнении в качестве логических элементов И используют логические элементы И — НЕ. В прямоугольных дешифраторах это дает на выходе инверсию выходных сигналов, что необходимо учи­ тывать при их использовании. При двуступенчатом (и вообще чет­ ном числе ступеней) построения дешифратора никаких проблем с поляр­ ностью сигналов не возникает, усилительные свойства элементов этого дешифратора обеспечивают малую задержку сигналов и хорошие нагрузочные способности.

Интегральные дешифраторы могут строиться и на униполярных ■ транзисторах. На рис. 3.30 изображена пирамидальная схема дешиф­ ратора на п- и р-канальных униполярных транзисторах, в которой

136

используется 21 «-канальных и 16 р-канальных транзисторов для 16-и выходов дешифратора. Дешифратор имеет импульсный выходной сигнал, формируемый при возбуждении шины Щ.

§ 3.5. СУММАТОРЫ

Принцип построения параллельных и последовательных суммато­ ров. Сумматором называют электронный узел, в котором выполняется операция суммирования цифровых кодов двух чисел. При сложении чисел, представленных в виде двоичных кодов, происходит сложение двух значений чисел н данном t-м разряде и прибавление единицы

В зависимости от способа передачи цифровых кодов в ЦВМ приме­ няют параллельные и последовательные сумматоры.

Функциональная схема комбинационного параллельного сумматора приведена на рис. 3.31. Все разряды «-разрядных чисел 1-го и 2-го слагаемых в этом случае одновременно подаются на входы однораз­ рядных суммирующих схем СМ, возникающий в данном разряде пере­ нос П передается в следующий разряд. После окончания переходных процессов с выходов суммирующих схем результат суммирования записывается в «-разрядный регистр результата.

Функциональная схема параллельного накапливающего сумматора приведена на рис. 3.32. Основу сумматора составляют одноразрядные суммирующие накапливающие схемы СМ и схемы запоминания переноса П.

После подачи последовательно первого слагаемого, а затем второго в одноразрядных сумматорах будет выработана поразрядная сумма, а в схемах П сформированы и зафиксированы сигналы переноса. Затем по сигналам разрешения переноса на шине «Сигнал переноса» будет осуществляться суммирование сигналов переноса с частичным результатом. Поскольку после каждого суммирования возможно появ­ ление переносов, то всего следует подать « — 1 сигнал разрешения пе­

137

реноса. Общее время суммирования в этом сумматоре превышает в п раз время суммирования в одном разряде.

На рис. 3.33 изображена функциональная схема комбинационного последовательного сумматора. В этом сумматоре имеется одна одно­ разрядная суммирующая схема СМ и схема хранения переносов Я. 1-е и 2-е слагаемые разряд за разрядом подаются на вход суммирующей схемы. Результат сложения в данном разряде поступает в регистр результата и сдвигается влево на один разряд. Если при суммирова­ нии возникает сигнал переноса, то он запоминается на один такт схемой Я и подается на вход суммирующей схемы одновременно с подачей цифр следующих разрядов 1-го и 2-го слагаемых. После п тактов суммирования все разряды l-ro и 2-го слагаемых будут переданы через суммирующую схему, в регистре результата образуется сумма.

аде аьс обе а 6с

т ш

ческих элементов И, ИЛИ, НЕ. Двоичный одноразрядный сумматор должен работать в соответствии с таблицей истинности для двоич­ ного сложения (табл. 3.6), где а и b — Т а б л и ц а 3.6 слагаемые; с — перенос из предыдущего разряда; 2 — сумма; Я — перенос в

Пследующий разряд.

эти функции минимизируют для поиска оптимального решения. Наиболее удачные схемы одноразрядных сумматоров, содержащих

наименьшее количество элементов и имеющих удобные входы, полу­

138

чены эмпирическим путем. Одна из таких функциональных схем при­ ведена на рис. 3.35. Если элементы И и ИЛИ построены из диодов, то требуется всего 19 диодов; для схемы, построенной непосредственно по кано­ ническим формам уравнений, требуется 32 диода. В данной схеме ни один' логический элемент не нагружается на входы двух других и на входах схемы действуют только прямые значения независимых переменных. Логические уравнения для значений суммы и пере­ носа в этой схеме следующие:

чество элементов

Выражение для переноса П в этом случае получено путем преобразования логического выражения для переноса Я в общем случае:

Я = abc + abc + abc + abc = abc + abc + abc +

-f abc + abc -f abc = ab (c + с) + ac (& + &) +

+ be (a + a) = ab + ac + be.

Выражение для суммы 2 может быть получено в форме, включающей в себя логическое выражение для переноса Я:

= abc -}- (a + b + c)(ab -f ac + be) = abc -f- ( a b -j-с) П .

Перенос П в двоичном сумматоре формируется во всех случаях,

когда на его двух входах сигналы равны единице, при этом П = 0. Поэтому значение суммы 2 равно 0 при всех сочетаниях входных сигналов, кроме случая наличия на входах сумматора значений еди­ ницы вследствие равенства нулю второго слагаемого выражения для 2 . Выражение 2 равно 1 и в случае, когда только одно слагаемое равно 1.

На рис. 3.36 изображена функциональная схема одноразрядного комбинационного сумматора, построенная в соответствии со следу­ ющими логическими уравнениями для переноса и суммы:

П — ab + (а + Ь) с\ У\ = a b c ( а b с ) И.

Эта схема более выгодна по числу используемых компонентов, чем схема, изображенная на рис. 3.35, так как в ней при дискретном исполнении всего 16 диодов и один транзистор. Кроме того, она имеет

139