книги из ГПНТБ / Преснухин, Л. Н. Цифровые вычислительные машины учебное пособие

2)провода обмоток должны проходить на минимально возможном расстоянии от пластины, снижая этим индуктивность линии, причем ближе к пластине проходит провод разрядной обмотки;

3)расстояние между соседними линиями считывания—записи должно быть в три раза больше расстояния их до пластины, в резуль­

тате уменьшается взаимоиндукция и взаимодействие между разрядносчитывающими линиями;

4)проводящая пластина основания матрицы служит теплоотводом для энергии, выделяющейся при переключении сердечников и поэтому должна быть массивной;

5)поскольку влияние магнитных сердечников на параметры раз- рядно-считывающих линий значительно, вследствие зависимости со­ противлений магнитных элементов от хранимой информации, то стаби­

через разделительные диоды- Д подключены к разрядным формиро­ вателям разнополярных токов записи «О» и «1»: ФТЗп «О»' и ФТЗп «1». Токи формирователей, протекающие по двум линиям Л х и Л 2 одновременно, должны быть равны по величине.

При протекании тока в линиях Л х и Л г на согласующих сопротив­ лениях за счет падения напряжения на них возникают сигналы. По­ скольку эти сигналы имеют один и тот же знак относительно земли, они не проходят через дифференциальный предварительный усилитель выходных сигналов ПрУ. Сигнал помехи, проходящий через этот уси­ литель, вызывается только рассогласованием разрядно-считывающей цепи. В данной схеме линии согласованы на входе усилителей считы­ вания. В начале линии между выходами разделительных диодов включено сопротивление R = 2Z. Включение сопротивлений R' = Z к земле на входе линий дает лучшее согласование, но требует удвоения тока ФТЗп «1» и ФТЗп л0». Сигнал, индуцируемый в запоминающем элементе, распространяется по линии и поглощается на согласующих сопротивлениях, величина которых равна импедансу Z. Эти сопротив­ ления подключены к обоим концам линии.

Следовательно, на вход усилителя УСч поступает только половина сигнала запоминающего элемента. Выходной сигнал усилителя пред-

20 0

верительного усиления ПрУ подается на оконечный усилитель, стробируется и поступает на триггер выходного информационного регистра данного разряда. С выхода триггера по сигналам записи Зп производится формирование токов записи «О» или «1».

Особенности построения адресных схем выборки магнитных ЗУ.

Для произвольного выбора одного из N чисел из ОЗУ с прямой выбор­ кой требуется иметь в общем случае N генераторов тока. Чтобы упростить схему адресной выборки, можно использовать координат­

ную сетку из N диодов или транзисторов и 2]f N формирователей токов.

Рассмотрим принцип построения диодной адресной выборки, схе­ матически показанной на рис. 4.39, где N адресных шин расположены в виде матрицы У N - У N. Одни концы У Я шин

по координате X (плоскость А) через диоды объединены координатной шиной адресной выборки КШАВх, которая подсоединена к формирователю адресного тока ФАТ. Другие

концы У N шин прямо подсоединены к коор­ динатным шинам адресной выборки КШАВу (плоскость Б) по координате Y, подключен­ ной к приемникам адресного тока ПАТ. Та­ кое соединение адресных шин требует введе­

ния в схему N диодов, У N формирователей

и У~Я приемников адресного тока. Потенциа­ лы на выходах схем П А Т и ФАТ выбирают таким образом, чтобы диоды в нормальном состоянии были закрыты. Для выборки одной координатной шины из N возбуждается один П А Т и один ФАТ. При этом потенциалы на выбранных шинах КШАВХ и КШАВу изме­ няются так, что только один диод, находя­

щийся на пересечении координат X и У, переключается в прямое состояние. Ток формирователя ФАТ через выбранный диод проходит по адресной шине накопителя информации и принимается приемни­ ком ПАТ. Таким образом, схема выборки одной из N шин накопи­

теля сведена к схеме выборки одного из У N формирователей токов по координатам X и Y.

Схематически ФАТ выполняется с эмиттерным повторителем на выходе, а выходным каскадом П А Т служит транзистор Т2 с коллек­ торной нагрузкой (рис. 4.40). Напряжение + Е ', приложенное к ка­ тодам диодов, обеспечивает их надежное запирание. Если напряжение Е Е ’, то при отпирании одного из эмиттерных повторителей на вы­ ходе транзистора 7\ напряжение будет не выше величины + £ и диоды полувыбранных координатных шин останутся запертыми. Выбор тран­ зистора Га П А Т приведет к появлению на координатной шине нулевого потенциала, что обеспечит протекание тока по цепи: 7\ — диод — на­

грузка — 7V На оставшихся У Я — 1 шин, подключенных к тран­ зистору Т2, будет также нулевой потенциал. Поскольку все эти шины

201

подключены к невыбранным транзисторам формирователей адресных токов ФАТ, то через них ток протекать не будет.

Отметим одну из особенностей диодной выборки. При включении П А Т на коллекторе транзистора Т2 напряжение снижается с величины Е к практически до нуля. При этом идет процесс разрядки паразитных емкостей диодов и на землю адресных шин. Процесс зарядки невыбранных шин требует затрат времени и мощности. Вследствие наличия паразитных токов схемы диодной выборки не находят применения

вОЗУ с большой информационной емкостью при малом цикле.

Принцип транзисторной выборки иллюстрируется функциональной схе­ мой, показанной на рис. 4.41. Коор­ динатные шины выборки Z включены

вколлекторные цепи транзисторов.

На базо-эмиттерных переходах транзисторов построена схема выборки по двум координатам, аналогичная схеме диодной выборки. Выбор одной из координат по X возбуждением формирователя Ф^х и одного формирователя Ф/у по координате Y приведет к включению одного транзистора из N транзисторов.

Поскольку транзистор является пороговым устройством, то он изо­ лирует выходные координатные шины от базо-эмиттерных цепей,, где происходят процессы полувыборки. Значительную опасность пред­ ставляет только паразитная емкость база—коллектор, через которую проходят паразитные токи при выборе одной базовой шины.

§ 4.11. ПОЛУПРОВОДНИКОВЫЕ ЗУ

Полупроводниковые ЗУ на основе биполярных транзисторов.

В первых электронных ЦВМ находили применение электронные ЗУ. Ввиду сложности построения и малой надежности такие устройства имели малую информационную емкость. Однако использование элект­ ронных ЗУ дает определенные преимущества вследствие практически одинаковых быстродействия элементов с элементами процессора, ха­

20 2

рактера выходных и входных сигналов и технологического метода из­ готовления. Кроме того, в электронных ЗУ возможно многократное считывание хранимой информации без ее разрушения.

Современная микроэлектронная техника значительно повысила быстродействие и надежность микроэлектронных схем. В наиболее быстродействующих логических схемах на переключателях тока полу­ чено быстродействие в наносекундном диапазоне. Использование таких логических элементов для построения электронных ЗУ дает возмож­ ность в устройствах с малой информационной емкостью получить время обращения 10 20 нс. Высокая же надежность микроэлектронных схем позволяет получить большую надежность полупроводниковых ЗУ даже при их значительной емкости.

Для ЗУ на магнитных носителях информации удается получить низкую стоимость одного бита информации за счет сравнительно низ­ кой стоимости накопителя информации, малого количества соединений и умеренного количества электронных элементов управления на один бит. Причем, по мере,увеличения объема информации накопителя удель­ ная стоимость одного бита информации уменьшается.

Рассмотрим ОЗУ на ферритовых сердечниках с совпадением токов. Пусть в ОЗУ с информационной емкостью Np стоимость электронных схем выборки, обслуживающих одну координату, равна Ск, а стоимость электронных схем одного разряда тракта считывания—записи равна Ср, причем С* = v_1Cp, где v > 1 постоянная для данного устройства величина. Стоимость одного бита информации в таком устройстве

Таким образом, в ОЗУ с совпадением токов на магнитных сердеч­ никах увеличение информационной емкости устройства уменьшает удельную стоимость единицы информации обратно пропорционально информационной емкости для разрядной части и обратно пропорцио­ нально корню квадратному из информационной емкости для адресной части.

В отличие от магнитных ОЗУ стоимость одного бита информации полупроводниковых ОЗУ практически постоянна. Поэтому стоимость устройства увеличивается линейно при увеличении информационной емкости. Вследствие этого полупроводниковые БИС ОЗУ применяют во все более низких ступенях иерархии ОЗУ по мере снижения их стоимости. Когда стоимость изготовления полупроводниковых ОЗУ будет сравнима или ниже стоимости ОЗУ на магнитных носителях с большой информационной емкостью, может произойти полное вытес­ нение магнитных носителей информации с верхних ступеней иерархии ОЗУ. Поскольку развитие микроэлектроники снижает стоимость БИС управления, то массовые ОЗУ на магнитных носителях сохранят свое значение, так как магнитные накопители имеют высокую надеж­ ность и не потребляют энергию при хранении информации.

Независимость стоимости бита информации от информационной емкости устройства позволяет внести новые черты организации ЦВМ

203

с полупроводниковыми ЗУ. Общее ОЗУ можно разделять на отдельные функционально зависимые или независимые блоки, использовать блоки в виде местных ОЗУ процессоров или ЗУ устройств ввода— вывода и т. д. За счет рассредоточения устройств хранения информации и приближения их к устройствам переработки и передач информации, а также вследствие организации параллельной работы устройств возможно повышение быстродействия ЦВМ.

Поскольку технология изготовления полупроводниковых ОЗУ и других устройств ЦВМ использует одни и те же научно-технические достижения, то возможно изготовление полупроводниковых ОЗУ, у которых цикл работы равен циклу работы основных устройств ЦВМ, что практически не удавалось при использовании магнитных ОЗУ.

Рис. 4.42. Электрическая схема запоминающего элемента на биполярных транзисторах на основе транзисторно-транзистор­ ных элементов

И эта особенность позволяет значительно повысить скорость обработки информации в ОЗУ на полупроводниковых БИС.

В состав полупроводниковых БИС ОЗУ входят собственно матрицы запоминающих элементов, регистры адреса, выходные информацион­ ные регистры, дешифраторы, формирователи и усилители считывания информации. В полупроводниковых ЗУ легко получить считывание информации без ее разрушения.

Наиболее рациональной организацией ЗУ представляется модульно­ разрядная схема, где каждая БИС обеспечивает хранение информации и управление всеми запоминающими элементами одного разряда.

Запоминающий элемент на биполярных транзисторах на основе транзисторно-транзисторных схем, предназначенный для ОЗУ с пря­ мой выборкой, изображен на рис. 4.42, а. В этом элементе исполь­

присоединены к адресной шине 1. Верхние эмиттеры транзисторов под­ соединены к разрядным шинам считывания — записи 2 и 3. В нормаль­ ном состоянии хранения информации на шину 1 подан потенциал Еи на шины 2 и 3 — потенциал Ег, причем Е 2 > Ег.

При считывании информации напряжение на адресной шине 1 повышается до величины Е3 (Е3 > Е 2 > £ х). Если в триггере на тран­ зисторах Тх и Т г транзистор Тх открыт, а транзистор Т 2 закрыт, то

204

в адресную шину потечет ток коллектора и базы открытого транзистора 7\, напряжение на шине 1 начнет подниматься и когда оно достигнет потенциала откроется эмиттерно-базовый переход, подсоединенный к разрядной шине 2. Поскольку транзистор Т2 был закрыт, изменение потенциала на шине 1 не вызовет изменения потенциала на шине 3. Если же триггер до начала выборки находился в другом состоянии, то при выборке появился бы сигнал на шине 3.

Таким образом, считывание напряжения с шин 2 и 3 посредством балансного усилителя позволяет определить состояние запоминаю­ щего элемента.

напряжения Е г и Ег или Е 1 и Е ъ в зависимости от того, какую инфор­ мацию необходимо записать в запоминающий элемент. После того как установятся токи в триггере, напряжение на шинах 2 и 3 будет равно Е.2> а напряжение на адресной шине уменьшится до величины Ег.

Управление при записи и съем сигнала при считывании информа­ ции может проводиться по одной шине и, следовательно, функции шин могут быть объединены. Однако при этом серьезную проблему вызы­ вают помехи и снижается скорость ввода информации в триггер.

На рис. 4.42, б приведена электрическая схема запоминающего элемента на переключателе токов. Схема этого запоминающего эле­ мента отличается от стандартного логического элемента только отсут­ ствием сопротивления нагрузки транзистора Т.2. Выходной потенциал на коллекторе транзистора 7\ будет принимать положительное еди­ ничное или отрицательное нулевое значение в зависимости от состояния триггера.

Для считывания информации на адресную шину 1 подают некоторое напряжение Е ъ открывающее транзистор Т. Если элемент находился в состоянии «1», то на коллекторе транзистора Т будет положительный потенциал и ток проходит по цепи: выход запоминающего элемента — коллектор транзистора Т — эмиттер транзистора Т — сопротивле­ ние R t — разрядная шина 2. Анализ напряжения на шине 2 позволяет считать информацию. Если запоминающий элемент находился в со­ стоянии «О», то при считывании информации транзистор Т оказывается включенным инверсно и через него потечет ток в запоминающий эле­ мент. При этом напряжение на разрядно-считывающей шине 2 ста­ новится более отрицательным, чем нормальное напряжение E v Пара­ метры транзисторов Т и величина резисторов R s и R 2 должны быть вы­ браны так, чтобы не вызвать переброса триггера при считывании «О».

Запись информации производится подачей в адресную шину 1 более высокого уровня потенциала Е2, уровень которого выше уровня потенциала Е1 для более надежного отпирания транзистора Т. Ин­ формационный сигнал при записи информации в триггер вводится по­ дачей напряжения на шину 2. При записи «1» на эмиттер транзистора Т подают потенциал положительного уровня, который вызывает проте­ кание тока через транзистор Т и смещает уровень на выходе триггера. При этом происходит запирание транзистора Т2 и отпирание транзи­ стора 7V При подаче потенциала отрицательного уровня на эмиттер

2 0 5

транзистора Т для записи «О» инверсный ток этого транзистора повы­ шает потенциал на выходе запоминающего элемента, что приводит к отпиранию транзистора Т.2 и запиранию транзистора Tv

На рис. 4.43 показана функциональная схема триггерного запоми­ нающего элемента на биполярных транзисторах с элементами управ­ ления, выходные уровни которого согласованы с логическими эле­ ментами на переключателях тока. В рассматриваемой схеме триггер выполнен на транзисторах Т,, и Тъ. На транзисторах Т3 и Г4 образо­

по шинам Я и Я на входы тран­ зисторов 7\ и Т2. После снятия сигналов записи Е зп триггер остается в требуемом состоянии. Отметим, что парафазная подача тока записи способствует более быстрому установлению сигналов в обоих плечах триггера.

Транзисторный каскад Т10 используется для установки в «О» со­ стояние триггера за счет переключения тока из транзистора Т9 в цепь транзистора Т10. Транзисторный переключатель Т и , Тп и 7 \3 образует выходной усилитель считывания, сигнал на выход которого подается с эмиттерного повторителя.

Полупроводниковое ЗУ на основе полупроводниковых униполяр­ ных транзисторов и запоминающих элементов статического типа.

Развитие микроэлектронных схем вызвало большой интерес к уни­ полярным полупроводниковым приборам. Технологически эти приборы наиболее часто выполняют на основе структур металл — окисел —

206

полупроводник, хотя исследуют и применяют также и другие струк­ туры. Основные достоинства электронных схем на основе униполярных полупроводниковых приборов следующие:

1)интегральные схемы не содержат никаких компонент, кроме транзисторов и соединений, поэтому в них наиболее легко реализуется система элементов с непосредственными связями; в качестве резисторов используются униполярные транзисторы с малым коэффициентом уси­ ления и постоянным смещением на базе;

2)схематическая разработка сложных интегральных схем на уни­

полярных транзисторах значительно проще, чем схем с биполярными транзисторами;

3) рабочие токи униполярных транзисторов имеют величину порядка

этому в целом быстродействие схем на униполярных транзисторах ниже, чем у лучших схем на биполяр­

ных транзисторах. Но совершенствование технологии и конструкции схем на униполярных транзисторах позволяет значительно увеличить их быстродействие, особенно при использовании униполярных при­ боров с каналами различной проводимости.

Микроэлектронные схемы на униполярных транзисторах получают все более широкое применение, но наиболее удобное сочетание их достоинств реализуется при построении БИС быстродействующих мат­ риц ОЗУ. На униполярных транзисторах строят статические и динами­ ческие ОЗУ.

Рассмотрим принцип работы статической ячейки ОЗУ с выборкой по совпадению токов на униполярных транзисторах. На рис. 4.44, а приведена структурная схема организации матрицы ОЗУ, где Эп , Эп и т. д. — элементы матрицы, а на рис. 4.44, б — функциональная

207

схема запоминающего элемента. Запоминающий элемент представляет собой триггер с непосредственными связями на униполярных транзи­ сторах 7\ и Г3 с нагрузочными сопротивлениями в виде транзисторов Т3 и Г4, базы которых подсоединены к напряжению источника пита­ ния — Е к. Транзисторы Та, Т в, Т7 и Ts используют для выборки дан­ ного элемента из матрицы.

На рис. 4.45 приведена временная диаграмма импульсов для записи и считывания информации и отмечены потенциалы на шинах при хра­ нении информации.

В статическом режиме при хранении информации на шинах X, Y

выборки напряжение равно «О», а информационных шинах Я и Я напря­ жение •—Е к (рис. 4.45, а). Поэтому транзисторы выборки закрыты по затворам, а триггер находится в одном из устойчивых состояний.

Для записи информационного «1» состояния в запоминающий эле­ мент на шины Я и Я" подают сигналы, показанные на рис. 4.45, б,

Рис. 4.45. Потенциалы на шинах при_ хранении информации (а)

и временные диаграммы импульсов "для записи и считывания информации (б, в, г, д)

а при записи «О» состояния сигналы, показанные на рис. 4.45, г. Если при выборке возбуждены обе шины X, Y, то напряжение на затворах управляющих транзисторов понижается до величины —Е к и транзи­ сторы Т&, Т е, Т7, Тв открываются по затворам. Информационные пара-

фазные сигналы с информационных шин И к И через открытые тран­ зисторы выборки подаются на триггер. Вследствие одновременного действия сигналов установки на оба плеча триггера его переброс про­ исходит значительно быстрее, чем при действии сигнала установки только на одно плечо.

При считывании информации с триггера поступают сигналы коор­ динатной выборки X, Y и анализируется изменение потенциалов на

информационных шинах Я и Я. Характер возникающих сигналов при считывании «1» показан на рис. 4.45, в, а при считывании «О» — на рис. 4.45, д. Выходной сигнал образуется за счет заряда паразитной емкости информационной шины через сопротивления открытых тран­ зисторов выборки. Очевидно, что считывание в данной схеме не вызы­ вает разрушения инф<?рмации.

Для снижения потребляемой мощности в 5— 10 раз схемами на униполярных транзисторах, на биполярных транзисторах используют импульсное питание. При импульсном питании с помощью переключа­ теля Я (рис. 4.46) напряжение периодически подается на группу за­

208

поминающих элементов, причем работа переключателя независима от работы запоминающих элементов. После снятия питающего напря­ жения в триггере начинается переходной процесс, протекание которого зависит от тока утечки I закрытого транзистора, величины паразитной емкости Сп и напряжения между затвором и стоком t/з-с для откры­ того транзистора. Пусть транзистор 7\ закрыт, а транзистор Т2 от­ крыт. Тогда ток утечки / транзистора 7\ будет разряжать емкость Сп, заряжен­ ную до величины —Е к. При снижении абсолютной величины напряжения на емкости Сп будет уменьшаться напря­

жение —Uз-с и может произойти пере­ брос триггера, если величина этого напряжения станет меньше величины порогового напряжения. Периодическое включение напряжения —Е к, а следо­ вательно, восполнение потерь заряда емкости Сп позволит нормально функ­ ционировать запоминающим элементам при значительном снижении потребляе­ мой мощности.

Сочетание в одном кристалле полу­ проводниковых приборов со структурой

металл — окисел — полупроводник с каналами п- и p-типов позво­ ляет разрабатывать схемы с большой помехоустойчивостью, значи­ тельным быстродействием и мощностью рассеяния в обла­ сти нановаттного диапазона.

Приборы с каналами п- и p -типов называют униполяр­ ными структурами с допол­ нительной симметрией. Элек­ тронные схемы со структура­ ми с дополнительной симмет­ рией в статическом состоянии практически не рассеивают мощности. В этом случае управляющий транзистор на­ ходится в открытом состоя­ нии, а нагрузочный транзи­ стор закрыт. Поэтому через

оба транзистора протекает только начальный ток запертого транзи­ стора, произведение которого на величину напряжения питания составляет единицы нановатт мощности. В схемах на униполярных транзисторах с каналами одного типа в случае открытия управляю­ щего транзистора открывается и транзистор нагрузки, что ведет к расходу 'значительной мощности. Для электронных схем на бипо­ лярных транзисторах так же характерно значительное рассеяние мощ­ ности в открытом состоянии.

2 0 9