книги из ГПНТБ / Преснухин, Л. Н. Цифровые вычислительные машины учебное пособие

Электрическая схема статического запоминающего элемента на уни­ полярных транзисторах с дополнительной симметрией приведена на рис. 4.47. Транзисторы Тъ и 7 6 схемы предназначены для соединения триггера запоминающего элемента с разрядными шинами считыва­ ния — записи 2 и 3, шина 1 является адресной шиной. Выборка данного элемента производится подачей адресного разрешающего потенциала на шину 1.

Динамические запоминающие элементы на униполярных транзи­

сторах. Высокое входное сопротивление униполярных транзисторов позволяет строить электронные схемы, в которых входной ток тран­ зисторов близок к нулю. Это означает, что заряд паразитной (или специально введенной) емкости затвора будет удерживать транзистор в проводящем состоянии после окончания действия возбуждающего импульса в течение некоторого интервала времени, длительность которого зависит от величины токов утечек, разряжающих емкость. Практически удается при возобновлении заряда емкости с периодом

а)

Ц (1

Рис. 4.48. Динамические запоминающие элементы на униполярных транзисторах

в десятки миллисекунд (период регенерации) удерживать транзисторы с зарядом на затворе в открытом состоянии в течение неограниченного времени. Естественно, что, кроме величины тока утечки, на период регенерации влияют и условия эксплуатации устройств. В частности, при повышении температуры период регенерации необходимо умень­ шать.

Хотя регенерация и является неблагоприятным фактором, построе­ ние динамических запоминающих элементов (и устройств) позволяет существенно снизить потребляемую мощность и повысить степень интеграции матриц ОЗУ на динамических элементах.

Рассмотрим три варианта построения динамических запоминающих элементов.

Электронная схема однотранзисторного динамического запоми­ нающего элемента приведена на рис. 4.48, а. Емкость С в виде спе­ циально изготовленного конденсатора подключают к стоку или истоку транзистора Т. Пусть, как это показано на рис. 4.48, а, емкость С подключена к истоку транзистора Т, а информационная разрядная шина считывания — записи 2 — к стоку. К затвору транзистора под­ соединена шина адресной выборки 1, рассматриваемый элемент пред­ назначен для работы в ОЗУ с прямой выборкой.

При записи информации возбуждается шина 1 и емкость С заря­ жается до потенциала, определяемого зарядом шины 2: логическая «I»

21 0

соответствует нулевому уровню потенциала, а логический «О» — по­ тенциалу Е, равному напряжению питания запоминающего элемента. Следовательно, при записи «1» транзистор открывается и емкость С заряжается до потенциала Е. При записи «О» ток через транзистор не проходит, следовательно, емкость не заряжается.

Считывание хранимой информации осуществляется путем анализа изменения заряда на шине 2. Шина 2 заряжается до потенциала Е, и только потом подается возбуждающий адресный импульс. Если ем­ кость С была заряжена, то происходит ее разряд, что изменяет по­ тенциал шины 2, если емкость С не была заряжена, то потенциал шины 2 не изменяется.

Работоспособность рассматриваемого динамического запоминаю­ щего элемента в значительной мере определяется величиной емкости С. Для получения максимальной плотности элементов на кристалле ее размеры необходимо уменьшать. Однако при малой емкости С техни­ чески трудно определить изменения заряда емкости шины 2 при счи­ тывании, поскольку последняя имеет значительную паразитную ем­ кость. Оптимальная емкость С по величине меньше паразитной емкости шины 2, поэтому считывание происходит с разрушением ин­ формации и требуется регенерация информации после считывания в дополнение к периодической регенерации в процессе хранения ин­ формации.

Динамический запоминающий элемент образуется тремя транзи­ сторами (рис. 4.48, б), а содержание хранимой в нем информации определяется зарядом на паразитной емкости Сп, емкостями затвора транзистора Т2 и диффузионной области стока транзистора Тг. Эта область представляет.-собой обратно смещенный р — «-переход, по­ этому обратный ток этого перехода вызывает подразряд емкости С„. В зависимости от величины обратного тока, значения емкости Сп и допустимого напряжения на ней необходимо регенерировать информа­ цию, чтобы не возникали ее потери. Поскольку заряд затвора транзи­ стора позволяет получить усиление по мощности, то величина емкости Сп может быть небольшой, поэтому в трехтранзисторных запоминаю­ щих элементах размеры элементов малы. Управление запоминающим элементом осуществляется при записи информации возбуждением ад­ ресной шины 1 и информационной шины 2, а при считывании информа­ ции возбуждением адресной шины Г и анализом изменения потен­ циала на выходной шине 3.

Шины выборки 1 и Г при записи и считывании информации могут быть объединены (рис. 4.49, а). При этом упрощается практическое построение схемы запоминающего элемента, однако требуется, исполь­ зование трех уровней возбуждения (рис. 4.49,6)': нулевого потенциала;

заряда емкости определит работоспособность данной схемы.

211

Процесс считывания информации будет протекать следующим образом. Информационная 2 и считывающая 3 шины в нормальном состоянии находятся под напряжением —Е. Для считывания инфор­ мации напряжение на адресной шине выборки 1 повышается до неко­

Информационный код хранится в виде зарядов емкостей затворов СД и Сп2. Использование двух транзисторов и емкостей в схеме хранения

зисторах. Для построения запоми­ нающих элементов можно применять транзисторы как «-, так и р-типов.

Униполярные транзисторы с каналами «-типа используют в ка­ честве носителей зарядов электроны, обладающие значительно боль­ шей подвижностью, чем дырки транзисторов с каналами р-типа.

Поскольку в схеме с транзисторами «-типа снижена величина паразитной проводимости, то в них уменьшено расстояние между транзисторами, ширина соединительных проводников и диаметры контактных выводов. Поэтому транзисторы «-типа позволяют полу­ чить матрицы ОЗУ с большей степенью интеграции и большей ско-

212

ростью, чем при использовании транзисторов p -типа. В табл. 4.3 приведены сравнительные данные по перспективным характеристикам матриц полупроводниковых ОЗУ па п- и /7-канальных транзисторах, взятые из прогнозов американских специалистов.

Приведенные в табл. 4.3 данные относятся к тем передельным характеристикам, которые можно достичь совершенствованием техно­ логии получения полупроводниковых матриц. Анализ перспектив показывает, что матрицы на транзисторах /7-типа ввиду невысокой стоимости и хороших остальных параметров получат широкое рас­ пространение в ОЗУ. Для применений, где требуется высокая скорость, перспективны матрицы на транзисторах я-типа. При таком же быстро­ действии, как и матрицы на транзисторах p-типа, матрицы на тран­ зисторах я-типа обеспечивают в четыре раза большую плотность информации и рассеивают меньшую мощность.

Быстродействующие транзисторы n-типа в матрицах ОЗУ имеют несколько худшие показатели по скорости по сравнению с биполяр­ ными транзисторами, однако матрицы, построенные на них, имеют меньшие стоимость и рассеивающую мощность.

Совместимость матриц я- и p -типов с биполярными логическими схемами является одним из важнейших показателей матриц ОЗУ. Применение низкопороговых канальных транзисторов с кремневыми и металлическими затворами позволяет получить их полную совме­ стимость по входным и выходным уровням транзисторно-транзистор­ ных схем на биполярных транзисторах.„

Матрицы ОЗУ на биполярных транзисторах, вероятно, не будут иметь конкуренции в' области сверхвысокого быстродействия с матри­ цами на канальных униполярных транзисторах. Они полностью совместимы с логическими схемами на биполярных транзисторах и имеют большую степень интеграции элементов.

В матрице на биполярных транзисторах в качестве запоминающих элементов используют триггеры на логических схемах транзисторно­ транзисторного типа или переключателях тока. Последние обладают более высоким быстродействием вследствие большой скорости работы базового элемента триггера. Повышение же скорости работы тран­ зисторно-транзисторных элементов требует введения новых компо­ нентов (например, диодов Шотки) для устранения насыщения тран­

2 1 3

зисторов. Поэтому использование переключателей токов позволяет получить не меньшие плотности расположения элементов при лучшем обобщенном параметре — произведении потребляемой мощности на быстродействие.

Реализация предельных возможностей по получению матриц ОЗУ на транзисторах одного типа с повышенной степенью интеграции тре­ бует больших затрат и времени. Поэтому на любом достигнутом уровне матриц при создании полупроводниковых ОЗУ широкие возможности обеспечивает технология многокристального монтажа матриц ОЗУ и кристаллов схем управления в одном корпусе. В этом случае может использоваться комбинация схем управления ОЗУ на биполярных транзисторах и матриц запоминающих элементов на униполярных транзисторах, что позволяет получить оптимизацию ряда параметров.

Особенности функционального разбиения и организации полупро­ водниковых ОЗУ. Ограниченные возможности современной микро­ электронной технологии не позволяют изготовить на одной полупро­ водниковой подложке (кристалле) ОЗУ достаточно большой информа­ ционной емкости. Поэтому возникает вопрос функционального разбие­ ния логической схемы ОЗУ на отдельные составные части, т. е. выбор таких максимальных размеров кристаллов, при которых высокая степень интеграции запоминающих и логических элементов, сущест­ венно не снижая процента выхода годных схем, обеспечивает требуе­ мые соотношения числа входов — выходов логической схемы и коли­ чества выводов корпуса. Высокая степень регулярности и повторяе­ мости запоминающих и логических элементов, а также управляющих связей между ними, позволяют легко реализовать полупроводниковое ОЗУ в виде некоторого числа БИС. Рассмотрим особенности функцио­ нального разбиения полупроводникового ОЗУ, возникающие при изготовлении последнего в виде БИС.

Пусть необходимо изготовить матрицу из N запоминающих эле­ ментов. Если площадь, занимаемая одним элементом и его соедине­ ниями с соседними элементами равна s, то для изготовления N эле­ ментов требуется кристалл с общей площадью S = sN.

Для подключения N запоминающих элементов к электронным

схемам управления ОЗУ необходимо иметь N или 2Jf~N управляющих входов соответственно для схем прямой и матричной выборки, а также входы и выходы информационные и питания.

При объединении нескольких матриц запоминающих элементов по координатным шинам выборки и управления ими от одной управ­ ляющей схемы, серьезное ограничение на быстродействие наклады­ вает задержка управляющего сигнала в координатной шине и его искажение.

Если сопротивление управляющей шины, приходящееся на один запоминающий элемент г, а входная емкость запоминающего элемента Сп, то в матричной схеме выборки задержка распространения сигнала

при прохождении вдоль координатной линии с ] /У запоминающими элементами приблизительно равна:

. ^ .р = гСпУ/2.

21 4

Функциональное разбиение оптимально тогда, когда управляю­ щие схемы выборки размещаются на одной полупроводниковой под­ ложке вместе с матрицей запоминающих элементов, число которых

Nik, где k > 1.

Так как в этом случае число управляющих адресных входов равно’ п = log2 Nik, то появляется возможность использования стандартных корпусов интегральных микросхем для размещения матриц полупро­ водниковых ОЗУ с информационной емкостью до 1024 н- 4096 бит. Разбиение ОЗУ снижает задержки сигналов и их искажения в матри­ цах вследствие уменьшения физической длины управляющих шин.

Для построения ОЗУ с информационной емкостью N бит необхо­ димо k модулей. Одноразрядные модули полупроводниковых ОЗУ называют полупроводниковыми разрядными матрицами (ПРМ).

Рис. 4.51. Структурная схема построения ОЗУ из полупровод­ никовых разрядных матриц

Рассмотрим структурные схемы построения полупроводниковых ОЗУ с произвольной разрядностью и адресностью из ПРМ.

ОЗУ с информационной емкостью N Ik чисел, каждое из которых имеет р разрядов, образуется набором р ПРМ, параллельно объеди­ ненных по кодовым и адресным, а также управляющим шинам КША и У (рис. 4.51, а). Поэтому при поступлении сигнала обращения к ОЗУ и приема кода адреса произойдет считывание информации по одному и тому же адресу во всех р ПРМ. На выходе каждой ПРМ появится выходной информационный сигнал, совокупность р таких сигналов может рассматриваться как одно /> разрядное слово ОЗУ.

Чтобы получить ОЗУ емкостью Nx = 2Y- Nik одноразрядных чисел (у — любое целое число) необходимо объединить по адресным и управляющим шинам 2YПРМ, добавить схему дешифрации ПРМ и схему объединения выходных информационных сигналов. На рис. 4.51, б приведена структурная схема одноразрядного полупроводникового ОЗУ для случая у = 2 . Дешифратор кода адреса ПРМ ДШПРМ служит для выработки сигнала разрешения обращения только к одной из четырех ПРМ. На ДШ ПРМ поступает код двух младших (или стар­ ших) адресов кода адреса числа в ОЗУ, он определяет ту ПРМ, к кото­ рой должно быть произведено обращение.

215

Выходные сигналы всех П Р М Х -ь П Р М Х объединяются схемой

ИЛИ.

С помощью одноразрядных ОЗУ с информационной емкостью NL чисел можно строить многоразрядные ОЗУ так же, как с помощью отдельных ПРМ.

§ 4.12. ПОСТОЯННЫЕ ЗУ

Назначение и структурная схема постоянных ЗУ. Постоянные или долговременные ЗУ (ПЗУ) предназначены только для считывания информации в процессе работы устройств ЦВМ и ВС. Скорость считы­ вания в ПЗУ должна быть сравнима со скоростью работы узлов про­ цессора. Запись информации в ПЗУ в процессе работы невозможна или происходит со скоростью, значительно ниже скорости ее считывания. Иногда к ПЗУ относят так же ОЗУ со считыванием информации без ее разрушения, в которых циклы считывания и записи близки по вре­ мени.

Применение ПЗУ в ВС имеет функциональное, техническое и экономическое обоснование. Функционально постоянные ЗУ пред­

Экономически целесообразность использования ПЗУ объясняется зна­ чительно более низкой стоимостью бита информации ПЗУ по сравне­ нию со стоимостью бита информации ОЗУ.

Рассмотрим структурную схему построения ПЗУ (рис. 4.52). Постоянная, неизменяемая в процессе работы ВС информация, запи­ сана в накопителе информации НИ. Как правило, ПЗУ строятся по принципу внешней выборки. Код адреса числа принимается в регистр адреса РгА и дешифрируется дешифратором адреса ДША. Выходной сигнал с ДША используют для возбуждения одного из формирователей адресного тока ФАТ. Выходные сигналы с НИ усиливаются блоком усилителей считывания БУСч и заносятся в виде кода в выходной информационный регистр ВИР. Необходимая последовательность управляющих сигналов формируется с помощью блока местного управления ЕМУ.

Накопители информации (НИ) строятся с использованием различ­ ных запоминающих элементов, которые будут рассмотрены в следую­ щих параграфах. По характеру занесения и возможностям замены

21 6

информации накопители информации ПЗУ можно разделить на нако­ пители с фиксированной записью информации, электрической пере­ записью информации, механической перезаписью информации.

В накопителях первой группы невозможно заменить информацию иначе, чем полностью заменой НИ. В накопителях второй и третьей группы, называемых иначе полупостоянными ЗУ и ЗУ с неоператив­ ной сменой информации, возможно изменение информации вне или даже в процессе работы ВС со сравнительно медленной скоростью.

Накопители информации ПЗУ на магнитных сердечниках. В ОЗУ для хранения единицы двоичной информации требуется отдельный магнитный сердечник. В ПЗУ количество используемых сердечников значительно меньше величины информационной емкости устройства. Наиболее широко применяется вариант построения ПЗУ на магнит­ ных сердечниках, когда для хранения всех значений информации данного разряда используют всего один магнитный сердечник. На

обмоткой 1 во всех разрядах «записаны» единичные значения инфор­ мации, адресной обмоткой 2 «записана» информация 101... 10, а адрес­ ной обмоткой 3 — код 100...00. Выходные сигналы eL, е2, ..., ер_г, ер снимаются с выходных обмоток в каждом разряде.

В данном накопителе информации механически (изменением про­ шивки) можно изменить записанную информацию. Для удобства смены информации магнитные сердечники могут быть сделаны разъемными П- или Ш-образной формы, а вместо проводов можно использовать напечатанные конфигурации адресных обмоток на каком-либо диэлек­ трике (например, лавсане). Применение металлических ферромагнит­ ных сердечников обеспечивает получение высокой температурной ста­ бильности ПЗУ.

Полупроводниковые накопители информации ПЗУ. Регулярность размещения запоминающих элементов и шин управления обеспечивает возможность широкого применения полупроводниковых матриц БИС для построения ПЗУ, причем в качестве запоминающих элементов используют диоды или транзисторы как биполярные, так и унипо­ лярные. В накопителях информации с фиксированной записью инфор­ мации неиспользуемые запоминающие элементы уничтожаются после изготовления (пережигание компонент) или не формируются в про­

217

цессе изготовления (за счет использования, например, специальных фотошаблонов).

Накопители информации на диодных матрицах. На рис. 4.54 при­ ведена электрическая схема накопителя информации на матрице полу­

венно.

Поскольку каждый диод имеет собственную емкость, а также конечная емкость получается на пересечении адресных и выходных шин, то для формирования адресной выборки в матрице с п адресными и т выходными шинами суммарная ем­ кость

Сф = п+т ■с.

Накопители информации на тран­ разрядных чисел зисторных матрицах. Аналогично ма­ трице диодов можно использовать матрицу транзисторов для по­

строения накопителя ПЗУ. В этом случае коллекторы транзисторов заземляют, адресные шины соединяют с базами транзисторов, а вы­ ходные сигналы снимают с эмиттеров. На рис. 4.55 изображена матрица накопителя ПЗУ для хранения трех четырехразрядных чисел.

Фиксированная запись информации выполняется разрывом соеди­ нений адресной шины с базой транзистора (или связи эмиттера и выходной шины). При возбуждении адресной шины 1 выходные сигналы появятся на всех выходах £/вых1 -ь t/BbIX4, что соответствует считыва­

2 1 8

нию кода 1111. С помощью избирательных соединений в матрице записаны коды 1010 и 0001 по второму и третьему адресу.

Накопители информации на матрицах с униполярными полупро­ водниковыми приборами. Выжигание компонентов или разработка специальных фотошаблонов (масок) для записи информации в ПЗУ являются достаточно дорогими операциями и не позволяют изменять или записывать информацию потребителю после изготовления матрицы. Поэтому особый интерес представляют разработки матриц ПЗУ на униполярных транзисторах с электрической записью информации. Для записи информации используют явление захвата электронов ловушками в пленках некоторых материалов, например окиси алюми­ ния, при их инжекции из кремния или металлических электродов. Запись информации в таких устройствах получается при действии импульсов напряжения при комнатной температуре, а восстановить исходное состояние можно только рентгеновским или электронным из­ лучением. В результате электриче­ ской записи информации приобретают проводимость только те транзисторы, которые необходимо активировать в процессе записи.

ной сменой информации. Рассмот­ рим два типа накопителей информации на основе емкостных и индук­

тивных карт, позволяющих осуществлять неоперативную механиче­ скую смену информации.

На рис. 4.56 показан принцип построения емкостного накопителя информации, состоящего из двух слоев изоляционного материала с нанесенным рисунком проводников. Первый (нижний) рисунок проводников, показанный на рис. 4.56 пунктиром, представляет собой нижние обкладки конденсаторов, соединенные между собой адресными шинами 1, 2, 3. Сплошными линиями изображен рисунок верхних обкладок конденсаторов и выходных шин связи. Этот рисунок нано­ сится на отдельные карты, в которых при перфорации могут удаляться определенные обкладки конденсаторов. Перфорация нарушает связь между адресной и выходной шиной, что соответствует кодированию «0» информации. Замена информации в данном накопителе производится перфорацией новой карты и ее монтажом в накопитель. Карта вклю­ чается в цепь прижатием контактов К выходных шин карты к контакт­ ным площадкам подсоединения сопротивлений нагрузки R n.

По адресной шине 1 в рассматриваемой матрице накопителя инфор­ мации записывают код 1111, по адресной шине 2 — код 1010, а по адресной шине 3 — код 1001.

219