книги из ГПНТБ / Преснухин, Л. Н. Цифровые вычислительные машины учебное пособие

поменять местами и вновь произвести вычитание, приписав результату знак «минус».

Использование представлений отрицательных чисел в ЦВМ в виде обратных или дополнительных кодов дает возможность выполнить операции сложения и вычитания в сумматорах. Поскольку большин­ ство микроопераций при выполнении операций сложения и вычитания одинаково, то специфические цепи, необходимые для операции вычи­ тания, не усложняют сумматор. Поэтому, хотя построение вычитателей практически возможно, операционные блоки вычитания не применяют в ЦВМ.

Рассмотрим функциональную схему и работу суммирующего опера­ ционного блока СОБ, предназначенного для выполнения арифметиче­ ских и логических операций над чис­ лами, представленными в форме с фиксированной запятой в обратном и

дополнительном кодах (рис. 5.2). Числа в ЗУ вычислительной ма­

шины обычно хранят в прямом коде. При представлении чисел с фиксиро­ ванной запятой все числа представ­ ляются правильной двоичной дробью, где значение левого после запятой разряда определяет знак числа («1»— для отрицательных и «О» — для поло­ жительных чисел). Масштаб представ­

ления чисел выбирают заранее так, чтобы при всех операциях в машине результат имел значение, меньшее -единицы.

Поскольку ошибка в выборе масштаба приводит к возникновению переполнения в разрядной сетке, то в схему СОБ вводятся цепи для его обнаружения. Арифметические операции при этом выполняются в модифицированном прямом, дополнительном или обратном кодах. Представление чисел в модифицированных кодах предполагает коди­ рование положительных знаков символами «00» и отрицательных знаков чисел символами «11» в двух крайних разрядах влево после запятой. Возникновение комбинаций символов «01» или «10» в знако­ вых разрядах свидетельствует о возникновении переполнения. Анализ значений двух знаковых разрядов при выполнении арифметических операций легко позволяет в случае модифицированных кодов опре­ делять наличие переполнения. Можно получить правильный резуль­ тат при возникновении переполнения сдвигом результата влево на один разряд.

Для получения модифицированного кода из прямого кода размно­ жение значения знакового разряда производится при передаче чисел из регистров РгА и Ргв в сумматор чисел СМЧ.

СОБ для действий с числами с фиксированной запятой состоит из сумматора чисел СУМ,, й двух регистров РгА и Ргя (если используется сумматор комбинационного типа, то в состав СОБ вводится также третий, итоговый регистр для записи результата). Регистры и сум­ матор имеют п разрядов. Значения знаковых разрядов исходных

23 0

чисел, подаваемых на регистры РгА и Ргв, записываются в специальные триггеры знаков Т зп. Суммирование значений знаковых разрядов

проводится в двухразрядном сумматоре знаков: СМза и СМ'ЗН. Рассмотрим алгоритм выполнения операций сложения чисел

вСОБ, при представлении чисел в модифицированном обратном коде:

1).анализируется знак операндов; если число положительное, то используется представление в прямом модифицированном коде, если число отрицательное — в модифицированном обратном коде; аппаратурно модифицирование осуществляется размножением значения зна­ кового разряда кода;

2)производится сложение по всем разрядам (включая знаковые

разряды); при возйикновении единицы переноса из старшего знакового разряда этот сигнал переноса подается в самый младший числовой разряд сумматора;

3)производится анализ обоих знаковых разрядов и вырабатываются сигналы положительного знака результата при комбинации «00», отрицательного — при комбинации «И», переполнения при комбина­ ции «01» или «10». При сложении чисел, представленных в обратном коде, результат получается в обратном коде;

4)в зависимости от знака результата с итогового регистра в ОЗУ выдается прямое или обратное значение кода результата, т. е. резуль­ тат переводится в прямую форму.

Перенос единицы из знакового разряда в младший числовой разряд осуществляется с помощью цепи кругового (или циклического) пере­ носа, показанного на рис. 5.2 пунктиром. Распространение сигнала переноса начинается в том разряде, где в разрядах слагаемых имеется единица и с учетом циклического переноса он распространяется максимум на п разрядов. Когда сигнал переноса из цепи кругового переноса доходит до места, где он возник, то, складываясь с «0», дает «1» результата и сигнал отсутствия переноса, например:

00 11111 ... 111

11 00010 . . . 000

у 00 00001 . . 111

1 *—:

0 0 0 0 0 Го . . 000

Алгоритм выполнения операции сложения в дополнительном коде имеет ряд особенностей. Перед суммированием проводится анализ зна­ ков и обращение в обратный код отрицательных чисел. Во время сум­ мирования в младший числовой разряд подается + 1 . Перенос из старшего знакового разряда теряется.

Для сумматоров параллельного действия представление чисел

вдополнительном или обратном коде практически равноценно.

Всумматоре последовательного действия применение обратных кодов удваивает время суммирования, поскольку единица кругового переноса возникает после окончания суммирования чисел.

Умножение двоичных чисел. Рассмотрим операцию умножения двух двоичных чисел, записанных в прямом коде в форме с фиксированной

231

запятой. Пусть число а — множимое, а число b — множитель. Про­ изведение

ab = a{0, Ьф.2 ... Ь^фп} —

рассматриваемого множителя, равные «О» или «1».

Для образования произведения двух чисел в соответствии с выра­ жением (5.1) необходимо найти сумму п чисел. Каждое из слагаемых этой суммы представляет собой множимое, сдвинутое на 1,2, ..., (д — 1), п разрядов. В зависимости от численного значения величины bi данного г-го разряда множителя частное слагаемое может быть равно нулю или множимому, сдвинутому на i разрядов.

Таким образом, при выполнении операции умножения двух чисел в ЦВМ необходимо выполнить последовательность операций и сдвигов

управляют младшие разряды множителя, как это показано на функ­ циональной схеме, представленной на рис. 5.3. Схема состоит из трех регистров Ргл, Ргц, Ргс, два из которых имеют цепи сдвига вправо на один разряд, и параллельный д-разрядный сумматор СМ. При умножении двух чисел множитель помещается в регистре РгА, а мно­ жимое — в регистре Ргс. В регистре Ргв накапливается сумма частич­ ных произведений. Предполагается, что в схеме используется сумматор комбинационного типа.

В регистре РгА имеется схема анализа младшего разряда множи­ теля. Если последняя цифра множителя равна «1», то множимое пере­ дается в СМ, а затем направляется в регистр Ргв на хранение. После этого множитель сдвигается, анализируется второй младший разряд и частичная сумма также сдвигается вправо на один разряд. Младший разряд частичного произведения выходит за разрядную сетку регистра Ргв и передается в старший освободившийся разряд регистра РгА, как это показано на рис. 5.3 пунктиром.

В результате проведения д тактов суммирований и сдвигов в ре­ гистре Ргв получается д старших разрядов произведения, а в регистре РгА — д младших разрядов. Вследствие такого распределения 2п разрядного произведения нет необходимости иметь 2д-разрядный регистр результата. Регистр Ргв и сумматор СМ имеют всего по одному дополнительному разряду. Дополнительный разряд слева необходим

2 3 2

в основной старший разряд, так что в конце суммирования в старшем разряде всегда будет нулевое значение.

Кроме рассмотренного варианта построения устройства умноже­ ния, возможны и другие варианты построения при умножении как от младших, так и от старших разрядов множителя. Однако схема, показанная на рис. 5.3, обеспечивает получение достаточно высокого быстродействия при умеренных аппаратурных затратах по сравнению с другими схемами.

Логические методы ускорения операции умножения двоичных чисел. При выполнении операции умножения время, отведенное на операцию, затрачивается на суммирование и сдвиг числовых кодов.

Возможные методы уменьшения времени суммирования рассматри­ вались ранее. Время сдвига чисел практически нельзя сделать меньше длительности переходных процессов и длительности импульса сдвига.

Для сокращения затрат времени на выполнение операции умноже­ ния используются логические и аппаратные методы.

Логическими методами называют такие методы, при которых ускорение операции умножения достигается за счет усложнения схемы управления ею.

Аппаратные методы ускорения операции предполагают использо­ вание специальных множительных блоков.

Рассмотрим два логических метода ускорения операции умно­ жения.

1. При выполнении операции умножения в соответствии с рас­ смотренным алгоритмом на каждом такте образования частичного произведения выполняется операция суммирования и сдвига. По­ скольку в коде множителя в каждом разряде появление «1» и «О» равновероятно, то введение цепей анализа «О» значений разрядов множителя позволяет пропускать такты суммирования. Следовательно,

Если время суммирования значительно больше времени сдвига кодов, то он равен двум. Для быстродействующих суммирующих схем получаемый выигрыш меньше. Например, для случая t* = 3/сдв 'время операции умножения ускоряется в среднем только в 1,6 раза.

2. Уменьшение количества тактов суммирования и сдвигов можно получить за счет умножения множимого на несколько разрядов мно­ жителя. Рассмотрим случай умножения множимого на два разряда множителя. В любой паре разрядов множителя'равновероятны сле­

23 3

Схема управления операцией умножения проводит анализ и выра­ батывает сигналы микроопераций в зависимости от комбинаций двух разрядов множителя. При комбинации:

1) «00» — вырабатывается сигнал сдвига множителя и частичного произведения на два разряда;

2)«01» — множимое передается на сумматор, а частичное произве­ дение сдвигается;

3)«10» — возникает необходимость удвоения множителя; множи­ тель в этом случае должен передаваться на сумматор со сдвигом на один разряд влево;

4)«11» — ее можно представить в виде «100—01» и учесть четверку

(100)при расшифровке следующей старшей пары разрядов множителя,

аотрицательный член комбинации. учитывается путем вычитания множителя из суммы частичных произведений.

Таким образом, при умножении сразу на два разряда на четыре комбинации рассматриваемых двух разрядов множителя приходится в среднем три операции сложения — вычитания и на каждую комби­ нацию двойной сдвиг. Общие затраты времени на умножение равны

§ 5.3. ОПЕРАЦИОННЫЕ БЛОКИ УСКОРЕННОГО УМНОЖЕНИЯ ДВОИЧНЫХ ЧИСЕЛ С ФИКСИРОВАННОЙ ЗАПЯТОЙ

Умножение двоичных чисел с использованием сумматора с запоми­ нанием переносов. При суммировании двоичных чисел в сумматоре с цепями ускорения переносов длительность такта суммирования

.где t3'р — время задержки распространения сигнала переноса в одном разряде; Ц — время суммирования в одноразрядном сумматоре.

Поскольку при умножении имеет место многократное суммирование чисел, то сведение операции суммирования к поразрядной операции может дать значительный эффект за счет исключения времени распро­ странения переносов.

Введем в состав сумматора регистр, в который подаются сигналы переносов. В первом такте при подаче двух чисел в сумматор результат представляет собой два кода числа: код, образованный в результате поразрядного сложения; код, образованный сигналами переноса. В следующих тактах умножения суммируются уже три числа: мно­ жимое, частичная сумма и код-регистра переносов. Циклы суммиро­ вания должны закончиться суммированием на сумматоре с распро­ странением переносов, поразрядной суммы и кода регистра переноса.

Функциональная схема операционного блока умножения, исполь­ зующая сумматор с запоминанием переносов, показана на рис. 5.4. В дополнение к обычной схеме, показанной на рис. 5.3, в данном случае имеется четвертый полноразрядный регистр переносов PeD.

234

В каждом такте суммирования выполняется сдвиг кода в регистре РгА и поразрядное суммирование. Сигналы переноса с выходов пере­ носов одноразрядных сумматоров поступают на вход триггеров ре­ гистра, с которых через такт подаются на вход одноразрядных сумма­ торов. Поскольку сигналы переноса поступают на сумматоры со сдвигом на один разряд вправо, то при следующем. такте суммирова­ ния сигналы переносов суммируются в соседних старших разрядах.

В схеме, данной на рис. 5.4, в регистре РгВ не предусмотрены цепи сдвига кодов вправо; этот сдвиг получают за счет схемы соединения разрядов сумматора и регистра РгВ. После каждого такта суммирова-' ния код из сумматора подается в регистр РгВ со сдвигом на один разряд вправо, при этом младший разряд числа поступает в освобож­ дающиеся разряды регистра. В за­ ключительном такте выполняется суммирование содержимого регист­

ров РгВ и PzD в сумматоре с рас­ пространением переносов. Общее время умножения в данном случае

Дерево сумматоров. В блоке умножения, использующем сумматор с запоминанием переносов, на вход поступают три числа, а на выходе получаются два. Если при умножении обрабатывать сразу все разряды множителя, то возможно за счет увеличения количества сумматоров сократить время умножения. Пусть, например, необходимо перемно­ жить два двенадцатиразрядных числа. Для этого необходимо образо­ вать и сложить двенадцать слагаемых. Образуем четыре группы по три слагаемых и каждую группу подадим на сумматор с запоминанием переносов. В результате на выходе четырех сумматоров получаем восемь числовых кодов. Сгруппируем эти числа в группы по три числа в каждой и снова подадим их на входы сумматоров с запомина­ нием переносов и т. ,д. до тех пор, пока не получится только два число­ вых кода, которые направим в сумматор с распространением пере­ носов, в итоге получим сумму, представляющую собой произведение исходных чисел. Подобные устройства умножения называют деревом сумматоров.

Для ускорения операции умножения применяют метод обработки большого количества разрядов, например, двенадцати, при умноже­

235

нии на несколько разрядов сразу (практически чаще используют методы умножения на два и три разряда сразу).

Анализ группы разрядов и младшего разряда соседней старшей группы позволяет определить, какое кратное множимого должно быть прибавлено к частичному произведению. Чтобы уменьшить число кратных множимого без значительных потерь времени, имеющих место при суммировании кратных множимого в обычном сумматоре, используют дерево сумматоров из сумматоров с запоминанием пере­ носов.

На рис. 5.5 изображено дерево сумматоров, которое можно исполь­ зовать в качестве основного узла операционного блока умножения для обработки, например, одновременно 12 разрядов числа группами по два разряда. Кратные множимого образуются анализом двух раз­ рядов множителя с учетом значения младшего разряда соседней старшей пары. Умножение на 12 разрядов в этом случае сводится

Рис. 5.5. Дерево сумматоров

к суммированию шести кратных множимого. Для суммирования используют дерево сумматоров с запоминанием переносов, что позво­ ляет за счет аппаратурных затрат существенно уменьшить время

подаются на входы сумматоров СМ3 и СТЧ4. После прохождения сигна­ лов с выходов СМ3 и СМ4 сумматоров СМЬ и СМв на их выходе полу­ чается частичная сумма а и код переноса Я. Эти значения заносятся в регистр частичной суммы Рео и регистр переносов Ргп , где, сдви­ гаясь на 12 разрядов вправо, передаются в сумматор CMt . Чтобы' получить истинное произведение множимого на 12 разрядов множи­ теля, необходимо просуммировать коды о и Я на обычном сумматоре с распространением сигналов переноса.

Чтобы 12-разрядное число умножить на число с любым другим числом разрядов т = 12л, необходимо провести т тактов суммиро­ вания в дереве сумматоров. В этом случае после первого суммирова­ ния значения кодов Cj и Я сдвигаются вправо на 12 разрядов и во втором такте суммирования эти коды поступают на входы сумматора СТИ4, тогда как на входы А х -г- А в подаются кратные множимого, соответствующие следующим 12 разрядам множителя. В результате суммирования получается результат в виде кодов о2 и Я, соответст­

2 3 6

вующий умножению множимого на 24 разряда. Таким образом, про­ должая обработку, можно перемножить два 60-разрядных числа за пять тактов срабатывания

го. На рис. 5.6 приведена функциональная схема дерева сумматоров для обработки за один цикл

раций сдвига кодов используют матрицу из п (п — 1) одноразрядных сумматоров и п2 логических схем И.

Каждый ряд сумматоров матрицы управляется одним разрядом множителя.через схемы И. На другие входы ряда схем И поданы

2 3 7

сигналы, соответствующие коду множимого. Первый ряд схем И позволяет получить частичное произведение множимого на младшую цифру множителя, а последующие ряды — следующие частичные произведения. Параллельные «-разрядные сумматоры выполняют суммирование частичных произведений с необходимым сдвигом друг относительно друга. В результате на выходе получается 2л-разрядное

tn . Очевидно, что второй ряд сумматоров начнет работать через проме­ жуток времени ts, + tn- Распространение сигналов в устройстве будет идти вниз и влево. Полное время умножения

T ymi = 2 n h + n t n .

На рис. 5.7 показана комбинационная матричная схема умножения двух четырехразрядных чисел. В регистр Ргл заносится код множи­ мого, а в регистр Рг$ — код множителя. На выходах аг, а2, ..., о7, а8 через время успокоения переходных процессов получается восьми­ разрядное произведение. Вследствие регулярности связей и большой повторяемости однотипных элементов (логических схем И) и однораз­ рядных сумматоров данный тип множительного устройства легко выполняется в интегральном исполнении.

§ 5.4. АРИФМЕТИЧЕСКИЙ УНИВЕРСАЛЬНЫЙ ОПЕРАЦИОННЫЙ БЛОК ДЛЯ ОПЕРАЦИЙ НАД ЧИСЛАМИ С ПЛАВАЮЩЕЙ ЗАПЯТОЙ

Использование представлений чисел в машине в форме с плаваю­ щей запятой значительно расширяет их диапазон и исключает слож­ ный процесс масштабирования исходных, промежуточных и конечных данных. Если для представления мантиссы числа используется п раз­ рядов, а для представления порядка т разрядов, то максимальное представимое число в машине, как это было показано в гл. 1, равно

Алгоритм сложения двух чисел в форме с плавающей запятой сле­ дующий:

1)выравнить порядки слагаемых путем увеличения порядка меньшего числа до величины порядка большего числа; при этом ман­ тисса меньшего числа сдвигается вправо, т. е. происходит денормали­ зация меньшего числа;

2)сложить мантиссы слагаемых как два числа с фиксированной запятой, приписав полученной сумме порядок большего исходного слагаемого;

3)провести нормализацию результата с соответствующей коррек­ цией порядка полученного результата.

При выравнивании порядков исходных чисел находится разность порядков и мантисса числа с меньшим порядком сдвигается вправо

2 3 8

на количество разрядов, равное числу единиц абсолютной величины разности порядков.

Чтобы определить необходимость нормализации результата, прово­ дится анализ состояния первого значащего разряда мантиссы и допол­ нительного разряда мантиссы. Если произошло нарушение нормали­ зации вправо, то в первом значащем разряде мантиссы стоит нуль. В случае переполнения разрядной сетки мантиссы (нарушении нормали­ зации влево) единичное значение появится в дополнительном разряде слева после первого значащего разряда мантиссы. Если после «тактов сдвига при нормализации нарушение нормализации вправо не устра­

зультата вычитанием мантисс в блоке умножения чисел с фиксиро­ ванной запятой;

3) произвести округление результата.

Итак, алгоритмы сложения и умножения показывают, что опера­ ционный блок суммирования чисел • с плавающей запятой должен состоять из двух частей: сумматора мантисс и сумматора порядков. Такой суммирующий операционный блок обладает универсальностью и позволяет выполнять различные арифметические операции.

Функциональная схема операционного суммирующего блока для чисел с плавающей запятой приведена на рис. 5.8. Сумматор мантисс СМ„ и сумматор порядков СМа состоят из двух регистров Ргг.л, Рг2а и Рг1п, Дг211, в которые помещаются порядки и мантиссы участ­ вующих в операции операндов и собственно сумматоров С7ИМи САД с распространением переносов. Если используются сумматоры ком­ бинационного типа, то вводятся еще итоговые регистры мантисс и порядка. Для выполнения операций над мантиссами и порядками узла местного управления сумматора порядка УМ УСА! „ и узла местного управления сумматора мантисс УМ УСАД вырабатывают необходимую последовательность управляющих сигналов.

Для уменьшения числа связей один из регистров СМм обычно не имеет связи с СМм. Действительно, при суммировании первый операнд

239