4.7. Принципільна схема модуля керуючого блока
Принципіальна схема модуля МКБ містить (рис. 21):
DD22 — мікросхему чотирьох асинхронних RS-тригерів nипу ТР2 з інверсними входами (пам'ять автомата);
DD18, DD19.1 — мікросхему НЕ-І типу ЛА3, які забезпечують синхронне пряме керування RS-тригерами;
DD20 — дешифратор типу ИД7, призначений для розшифрування двійкового позиційного коду станів пам'яті;
Рисунок
21
–
Принципіальна
схема модуля
МКБ
для операції множення
DD23, DD24 — дві мікросхеми інверторів типу ЛН1, призначені для інвертування інверсних сигналів з виходів дешифратора;
DD19.2, DD21 — мікросхеми елементів НЕ-І типу ЛАЗ, призначені для формування допоміжних функцій
;DD25, DD26 – мікросхеми елементів НЕ-І типу ЛА1 і ЛА4, які формують сигнали для входів RS-тригерів і вихідні сигнали мікрооперацій.
Співвідношення між множиною вихідних сигналів мікрооперацій і керуючими входами мікросхем операційного блока задані табл. 9.
Таблиця 9
уі |
LA |
S0B |
S1B |
S0C |
S1C |
LD |
|
CD |
J2 |
K2 |
J1 |
K1 |
|
|
RGC[8] |
RGB[8] |
y1 |
y1 |
|
|
|
|
|
|
|
|
y1 |
|
y1 |
|
|
|
|
y2 |
|
y2 |
y2 |
|
|
|
|
|
F1 |
|
|
|
|
|
|
|
y3 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
y4 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
y5 |
|
|
|
|
|
|
|
|
|
|
y5 |
|
|
|
|
|
y6 |
|
|
|
y6 |
y6 |
|
|
|
|
|
|
|
|
|
|
|
y7 |
|
y7 |
|
y7 |
|
|
|
|
|
|
|
y7 |
|
|
|
F2 |
y8 |
|
|
|
|
|
|
|
y8 |
|
|
|
|
|
|
|
|
y9 |
|
|
|
|
y9 |
|
|
|
|
|
|
|
|
|
|
|
y10 |
|
|
|
y10 |
|
|
|
|
|
|
|
|
|
|
y10T2 |
|
Примітка.
1.
F1
=
у2(А[8]
B[8]).
2. F2 = y7 RGС[1].
На підставі даних табл. 9 записуємо систему рівнянь, що є основою для побудови другого рівня керування операційним блоком:
LA
= y1;
S0B
=
; S1B
= y2
;
S0C
=
; S1C
=
LD
=
;
=
; CD
= y8
; J2
=
у2(А[8]
B[8]);
K2
= y1; J1
=
y5
; K1
=
;
=
; 
=
;
RGB[8] = y7 RGC[1]; RGC[8] = y10T2.
Для побудови другого рівня керування операційним блоком на основі одержаних рівнянь використовуються мікросхеми DD3, DD8, DD14 – DD17 (див. рис. 19, 20).