5.3. Функціональна схема алп для мікропрограми ділення

Функціональну схему АЛП для виконання мікропрограми ділення показано на рис.22.

Схема АЛП містить:

• регістр RGA для приймання восьмирозрядного дільника Y;

• регістри RGB і RGC для приймання 16-розрядного діленого X;

• комбінаційний восьми розрядний суматор SM;

• мультиплексор MUX, який забезпечує записування інформації в регістр RBG із вхідної шини Ш1 або з виходів суматора SM;

• схему BIN для подання прямого або оберненого коду дільника на входи суматора SM;

• лічильник кількості циклів CT;

Рисунок 22 – Функціональна схема АЛП для операції ділення

• схему вироблення ознак результату ОР;

• тригери T1 – T4 для створення другого рівня керування модулем операційного блока МОБ5;

• місцевий керуючий блок МКБ5 на основі автомата Мілі з пам’яттю на JK – тригерах.

5.4. Мікропрограма ділення цілих чисел без відновлення залишку

Початок. Якщо К[4], то М₁, інакше – чекати

М₁ у₁: RGA := Y; T1.T2.T3.T4 := 0.0.0.0 < завантаження дільника обнуління тригерів >

у₂: RGB := Х1; T1 := B[n] < завантаження старшої частини діленого; присвоєння тригеру Т1 знака діленого >

у₃: RGC := Х2 < завантаження молодшої частини діленого>

у₄: RGB.RGС := L(B.C).T3 < зсув вліво на один розряд змісту регістрів RGB і RGС. Передача значення старшого розряду регістра RGС в молодший розряд регістра RGB, а в молодший розряд RGС – змісту тригера Т3 >

у₅: T3 := ЗНАК = А[n] Т1 < записування в тригер T3 знака результату ділення>

у₆: СT := n -1 < завантаження в лічильник СТ кількості циклів>

у₇ : SM := B + [-A]_Д < віднімання дільника в доповняльному коді від значення даних в регістрі RGB >

у₈ : ADR.RBG := 1.SM < завантаження результату віднімання в регістр RBG . Входу адресації ADR мультиплексора MUX надається значення одиниці>

у₉: T4 := SM[n] < присвоєння знака залишку тригера T4 >

Якщо T4, то М₂ , інакше

у₁₀: T_П := ПП < присвоєння ознаки переповнення тригеру T_П в ЦПК >.

Перейти до М₇ (кінець)

М₂ у₄: RGB.RGС := L(B.C).T3 .

М₃ Якщо T4, то М₄ , інакше

у₇ : SM := B + [-A]_Д

у₁₂: T3.T4 = 0.0 < обнуління тригерів T3,T4 >

Перейти до М₅

М₄ у₁₁: SM := B + [A] < додавання дільника до залишку >

у₁₂: T3.T4 = 0.0

М₅ у₈ : ADR.RBG := 1.SM

у₉: T4 := SM[n]

у₁₃: T3 := < присвоєння тригеру T3 інверсного значення знака суматора – формування цифри частки >

у₁₄: СT := СT -1 < декремент змісту лічильника>

Якщо СT ≠ 0, то М₃, інакше М₈

М₈ у₁₅ := RGС := L(С).Т3 < зсув вліво змісту регістра RGС і записування останньої молодшої цифри частки >

Якщо , то М₆ , інакше

у₁₁: SM := B + [A]

у₈ : ADR.RBG := 1.SM

М₆ Якщо В[n] = T1, то М₇, інакше

у₁₅ := RGВ := L(В.0) < зсув вліво залишку >

у₁₆ := RGВ := Т1. R (В) < зсув вправо частки і присвоєння їй знака діленого >

М₇ Кінець.

Змістовний і закодований графи мікропрограми ділення показано на рис.23 і рис.24.

Рисунок 23 – Змістовний граф мікропрограми ділення

Рисунок 24 – Закодований і розмічений граф мікропрограми ділення