11.2.2 Розподіл адресного простору мпс

Вхідний контроль:

1. З якою метою адресний простір розподіляється поміж різних типів підсистем МПС?

2. Які вимоги визначають розподіл адресного простору поміж підсистемами МПС?

3. Які підсистеми МПС входять до адресного простору?

4. Чим визначається максимальний обсяг адресного простору МПС?

Кожна з підсистем МПС має власну область адрес у адресному просторі МПС. Розподіл адресного простору визначається мапою адрес, котра задає межі адресного простору для кожної з підсистем. Розподіл адресного простору МПС на базі МС68000 здійснено відповідно до мапи адрес материнської плати інтегрованої платформи M68EC0X0IDP. Мапу адрес для МПС наведено на рис. 11.10. Адресний простір, відповідно до мапи, розподіляється поміж модулями: постійного запам’ятовувального пристрою (ПЗП) – ROM, оперативного запам’ятовувального пристрою (ОЗП) – RAM, послідовного порту (інтерфейсу) – DUART, паралельного порту (інтерфейсу) та таймера – PI/T.

Розподіл адресного простору зреалізовано на ВІС FPGA, яка була розглянута вище, і сигнали BACK1 (2, 3, 4, 5) формуються відповідно до мапи. Звернення до ПЗП при вмиканні і перезавантаженні системи виконується апаратно – сигнал BACK1 у ці моменти формується примусово.

Рисунок 11.10 – Мапа розподілу адресного простору МПС МС68000

Системний ПЗП призначено для зберігання системних програм: самотестування, початкового завантаження системи тощо.

Область системного таймера призначено задля обслуговування вбудованого таймера, який визначає часові інтервали при роботі системи. Він є енергонезалежним і продовжує функціонувати за вимикання живлення.

Контрольні питання:

1. Визначте інформаційну ємність кожної з областей мапи розподілу адресного простору МПС МП МС68000?

2. Які підсистеми МПС позначено в адресному просторі?

3. Яка з підсистем МПС займає найбільший адресний простір і чому?

Контрольні питання підвищеної складності:

1. Призначення програмованої логічної інтегральної схеми FPGA у складі підсистеми центрального процесорного елемента МС68000.

2. Для керування якими пристроями використовуються сигнали BACK1 (2, 3, 4, 5), які формуються на виходах програмованої логічної інтегральної схеми FPGA?

3. За допомого яких сигналів здійснюється визначання довжини даних, які оброблюються?

11.2.3 Організація підсистеми пам’яті

Вхідний контроль:

1. Якими параметрами схарактеризовуються пристрої пам’яті?

2. Визначте кількість мікросхем RAM, необхідних задля побудування блока пам’яті з організацією 64К×8, з мікросхем, які мають організацію 32К×4?

3. Скільки входів адреси повинна мати мікросхема ROM з організацією 32Кх8?

4. Які сигнали необхідні задля запису інформації до мікросхем пам’яті RAM?

5. Які сигнали необхідні задля зчитування інформації з мікросхеми пам’яті RAM?

6. Яких станів можуть набувати вихідні сигнали тристабільних мікросхем пам’яті?

7. У який спосіб взаємодіють сигнали поміж собою задля виконування запису до мікросхеми пам’яті RAM?

Побудова підсистеми пам’яті здійснюється відповідно до положень розділу 5, котрі доповнюються тим, що ПЗП і ОЗП МПС МС68000 повинні працювати з даними, які можуть бути байтами, словами та довгими словами. Відповідно до цього, водночас можливе звернення до однієї, двох чи чотирьох комірок пам’яті. Шина даних в МПС МС68000 16-розрядна, і робота з довгими словами виконується за два цикли шини, тому при роботі з байтами і словами відбувається звернення до комірок пам’яті з однією адресою, а молодше і старше слова довгих слів розміщуються у двох сусідніх парах комірок. Задля реалізації такого принципу побудови пам’яті необхідно будувати пам’ять з чотирьох блоків, кожен з яких призначено для роботи з байтами даних, поєднуючи їх відповідно до довжини операндів. Організацію такої пам’яті подано на рис. 11.11. Блоки ПЗП та ОЗП будуються в однаковий спосіб.

Рисунок 11.11 – Організація чотириблокової пам’яті

В чотириблоковій пам’яті всі блоки пам’яті до шини адреси під’єднуються паралельно (до одних і тих самих розрядів), що забезпечує звернення до комірок з однаковими номерами. Сигнали вибору блока (BACK) і читання/запис (R/W) також надходять одночасно. Вибір відповідного блока здійснюється за допомогою дешифратора і схеми АБО. Якщо на входи дешифратора надходить код 00 (робота зі словами), то активний сигнал формується лише на виході Y0 і надходить на відповідні входи всіх блоків (на вхід блока 1 він проходить через логічну схему АБО). Отже, водночас всі 16 виводів двох блоків пам’яті будуть з’єднані з шиною даних. Якщо на входи дешифратора надходить код 01 (робота з байтом), то сигнал Y1 дозволить роботу лише блокові 1; інші блоки в цей момент будуть перебувати в режимі зберігання інформації (будуть неактивними). Задля нарощування інформаційної ємності блока пам’яті збільшується кількість однотипних мікросхем пам’яті у кожному з блоків, відповідно до положень розділу 5.5. Сукупність мікросхем пам’яті в усіх чотирьох блоках, які обслуговують однакові адреси, можна назвати шаром пам’яті. Отже, якщо кожен з блоків пам’яті складається з кількох мікросхем пам’яті, то можна говорити про використовування багатошарової пам’яті.

Побудова кожного з блоків пам’яті здійснюється відповідно до положень розділу 5.5. Припустімо, що треба побудувати ОЗП з організацією 115К×8 з мікросхем АМ21С512, які було розглянуто в розділі 5.5. ОЗП має працювати з байтами, словами та подвійними словами. Кількість мікросхем, потрібних для побудови, визначатиметься за виразом

,

де 4 – кількість блоків пам’яті; 115К×8 – організація ОЗП кожного з блоків; 64К×8 – організація мікросхеми АМ21С512.

Якщо у результаті здобуто дробове число, то його слід заокруглювати обов’язково до більшого цілого числа.

Отже, блок ОЗП вміщуватиме чотири блоки пам’яті, кожен з яких складатиметься з двох мікросхем. Схему цієї пам’яті наведено на рис. 11.12.

Керування схемою здійснюється сигналами, які формуються ВІС FPGA. Сумарний обсяг пам’яті кожного блока 128К. Блок 1 може працювати з байтами, сумісно з блоком 2 – зі словами і всі чотири блоки – з довгими словами. Молодша частина довгого слова оброблюється блоками 1 та 2, старша – блоками 3 та 4. Керування шарами пам’яті в кожному з блоків здійснюється за сигналом адреси А16 у такий спосіб, що молодші комірки пам’яті з адресами $00000...$0FFFF оброблюються верхньою (за схемою) мікросхемою, а старші з адресами $10000...$1FFFF – нижньою. Задля керування використовується вхід , на котрий подається або сам сигнал А16, або його інверсія. Отже, якщо на вхід верхньої мікросхеми надходить сигнал безпосередньо з шини адреси, то в діапазоні адрес $10000...$1FFFF роботу цього блока буде заборонено.

Контрольні питання:

1. Чому при побудові МПС на МП МС68000 рекомендовано використовувати пам’ять, яка складається з чотирьох блоків?

2. У який спосіб зорганізовується робота блоків при роботі з даними різної розрядності?

3. Який пристрій керує роботою блоків пам’яті МПС на МП МС68000?

4. Для чого використовується багатошарова пам’ять?

5. Чи є обов’язковим використовування багатошарової пам’яті?

6. За допомогою яких сигналів та пристроїв здійснюється вибір шарів блоків пам’яті?

Контрольні питання підвищеної складності:

1. Розробити схему ПЗП з організацією 128×8 задля зберігання даних у вигляді байта, слова і довгого слова, використовуючи мікросхеми пам’яті, які наведено в розділі 5.5.

2. Які сигнали керують вибором шару для роботи блоків пам’яті і з якого пристрою вони надходять?

3. У який спосіб взаємодіють поміж собою блоки пам’яті при роботі з операндами різної розрядності?

4. За скільки циклів 32-розрядні дані може бути записано до пам’яті RAM?

Рисунок 11.12 – Принципова схема блока пам’яті