2.5 Маршрут проектирования цифровых схем для реализации на fpga
Упрощенная схема маршрута проектирования систем, основанных на FPGA, с помощью языков HDL на уровне абстракции RTL показана на рисунке 2.5.1. В левой части маршрута проектирования представлены этапы преобразования текстового HDL описания (RTL code) в конфигурацию устройства уровня Cell-level, которая затем загружается в целевую FPGA (device programming). В правой части представлен процесс валидации (проверки правильности), который использует тестовое окружение (testbench) для проверки, удовлетворяет ли система техническим требованиям (RTL verification) и требованиям производительности (static timing analysis).
Рисунок 2.5.1 — Упрощенный маршрут проектирования для FPGA
Главные этапы в маршруте проектирования:
Проектирование системы и получение HDL файлов. Добавление отдельных файлов ограничения (constraints) для определения ограничений реализации;
Создание тестового окружения (testbench) и осуществление моделирования RTL-кода;
Выполнение синтеза (synthesis) и имплементации (implementation). Процесс синтеза в основном известен как логический синтез (logic synthesis). На ланной стадии HDL файлы преобразуются в списки соединений (netlist). Процесс имплементации состоит из трех ступеней: трансляции (translate), отображения (map), а также размещения и разводки (place and route). Процесс трансляции заключается в переводе всех списков соединений к единому формату и единому файлу, зависящему от средств САПР. Процесс, который известен как отображение, отображает универсальные вентили в логические ячейки, специфичные для некоторой целевой микросхемы FPGA. Процесс размещения и разводки, служит для получения физического размещения (топологии) разрабатываемого устройства внутри микросхемы FPGA. Этот процесс размещает ячейки в физической области и определяет маршруты соединения различных сигналов. Статический временной анализ (static timing analysis), выполняется в конце процесса реализации. Он определяет временные параметры соединений, такие как максимальную задержку распространения сигнала и максимальную тактовую частоту;
Создание и прошивка программного файла. На данном этапе, согласно окончательному представлению проекта после физического размещения, создается файл конфигурации. Данный файл служит для конфигурирования логических ячеек и коммутационных матриц целевой FPGA.
Также, при необходимости, можно выполнить два дополнительных шага: произвести функциональное моделирование (functional simulation), которое может быть выполнено после синтеза, а также временное моделирование (timing simulation), выполняемое после этапа имплементации. Функциональное моделирование использует полученный на этапе синтеза netlist для замены RTL описания и проверки корректности процесса синтеза. Временное моделирование использует полученное на этапе имплементации конечное представление разрабатываемого устройства наряду с детальными временными данными, также для осуществления проверки на корректность.