Проекты для самостоятельной работы
Ввести в описание конечного автомата параметры для реализации более гибкого изменения временных интервалов ожидания (по умолчанию ~20ms);
Измените глобальные временные ограничения, увеличив требуемую частоту работы модуля. Сконфигурируйте новый блок CMT, генерирующий требуемый тактовый сигнал. Определите, на какую максимальную частоту вы можете рассчитывать в вашем проекте.
Заключение
По окончании данной лабораторной работы вы научились проектировать цифровые устройства, содержащие в своем составе конечные автоматы. При этом вы освоили применяемые техники и шаблоны для описания подобных модулей с использованием языка Verilog HDL. Также вы познакомились со статическим временным моделированием и научились генерировать и анализировать соответствующие отчеты.
6.5 Лабораторная работа №5 Проектирование устройств, содержащих ip-блоки
Цель работы: создание проекта среднего размера, изучение принципов работы с проектом, содержащим несколько файлов, проектирование устройства, содержащего IP-блоки.
После выполнения работы вы:
научитесь ориентироваться в более крупных проектах;
научитесь использовать встроенные в FPGA аппаратные блоки, на примере использования модуля блочной памяти;
научитесь конфигурировать IP-блоки посредством утилиты Core Generator;
опробуете возможность использовать ранее разработанные модули в новых проектах.
Введение
Целью заключительной лабораторной работы является получение более общего представления о проектировании цифровых устройств. В данном проекте будет предложено спроектировать блок, содержащий как новые модули, описанные с помощью языка Verilog HDL, так и разработанные в предыдущих лабораторных работах. Также проект будет содержать IP-блок, базирующийся на встроенных в микросхему FPGA аппаратных модулях блочной памяти.
Как и в предыдущих лабораторных работах, в ходе выполнения работы, будут получены как результаты моделирования, так и полностью функционирующее устройство, реализующее поставленную задачу.
По окончанию данной серии лабораторных работ вы будете обладать всеми необходимыми навыками для создания собственных цифровых устройств и иметь представление о всех ключевых составляющих цифровой техники.
Описание задачи
З
адачей
данной лабораторной работы будет
являться создание цифрового устройства
среднего размера, ядром которого
является блок FIFO,
представляющий собой буфер, выполняющий
2 операции, а именно: запись данных в
буфер и чтение данных из буфера. При
этом все записанные элементы всегда
считываются в том порядке, в каком они
были записаны в буфер. Упрощенное
представление буфера FIFO
представлено на рисунке 6.5.1.
Рисунок 6.5.1 – Упрощенное представление буфера FIFO
Разрабатываемое устройство будет принимать на вход некоторое значение и записывать его по входному разрешающему сигналу в буфер FIFO. При возникновении входного разрешающего сигнала чтения, записанное значение будет выводиться на выходную шину. Все входные сигналы разрешения чтения/записи должны быть подключены к кнопкам, расположенным на плате Atlys и представлять собой единичные импульсы. В связи с этим, для каждой из таких разрешающих сигналов потребуется модуль, убирающий дребезг сигналов, разработанный в предыдущей лабораторной работе. В общем виде, блок-схема проекта данной лабораторной работы представлена на рисунке 6.5.2.
Рисунок
6.5.2 — Структурная схема проекта
лабораторной работы №5
Как видно из рисунка 6.5.2 разрабатываемый модуль содержит входную 8-ми разрядную шину (switches), представляющую значение для записи в буфер FIFO, и соединенную с 8-мью переключателями, выходную 8-ми разрядную шину (leds), представляющую собой результат операции чтения, соединенную со светодиодами, а также 2 входных разрешающих сигнала чтения/записи (button_rd/button_wr), соединенных с кнопкам. Все переключатели, светодиоды и кнопки располагаются непосредственно на плате Atlys. Также модуль содержит 2 служебных входных сигнала, представляющие собой тактовый сигнал и сигнал асинхронного или синхронного сброса. Кроме этого опциональными сигналами могут являться сигналы полноты (full_led) и пустоты (empty_led) буфера FIFO.
Для определения корректности работы требуется убедиться, что данные, находящиеся внутри разрабатываемого модуля отображаются в порядке записи.