5.5.4 Системные функции

Verilog HDL обладает богатым набором встроенных системных функций, служащих для облегчения разработки и отладки кода, а также предоставления системных сервисов. Названия всех системных функций начинаются со знака $. Ниже будут кратко перечислены основные группы функций и их основные представители.

• Контроль за выполнением моделирования. К таким функциям относятся $finish и $stop. Функция $finish полностью завершает моделирование, тогда как функция $stop лишь его приостанавливает;

• Функции вывода. Для упрощения анализа результатов поведения аппаратуры можно использовать всевозможные функции для печати текста. К таким функциям относятся: $display, $write, $monitor и $strobe. Функция $display аналогична стандартной функции printf языка С;

• Функции для работы с файлами. Язык Verilog HDL реализует все обычные сервисы по работе с файлами, такие как open, close и т. д. Для каждого из сервисов существует одноименная системная функция. Примерами могут служить функции $open, $close и т. д.

• Функции генерирования псевдослучайных чисел. Ярким представителем является функция $random, возвращающая 32-х разрядное целое число;

5.6 Реализация законченного тестового окружения

В данном разделе будет рассмотрено тестовое окружение для модуля, реализующего стек. При этом, мы рассмотрим также результаты моделирования в виде временных диаграмм.

На рисунке 5.5.1 представлена верхняя часть тестового окружения, описывающая входные и выходные сигналы тестируемого модуля.

Рисунок 5.6.1 — Верхняя часть тестового окружения для модуля, реализующего стек

Далее, на рисунке 5.6.2, представлено описание используемых функций и заданий.

Рисунок 5.6.2 — Описание используемых в тестовом окружении функций и заданий

И, наконец, на рисунке 5.6.3 представлена оставшаяся часть тестового окружения, описывающая создание экземпляра тестируемого модуля и создание тестовых последовательностей, основанных на описанных ранее заданиях.

Рисунок 5.6.3 — Заключительная часть тестового окружения, для модуля, реализующего стек

При моделировании тестового окружения средствами ISIM были получены временные диаграммы, характеризующие работу тестируемого модуля. Данные временные диаграммы представлены на рисунке 5.6.4.

Рисунок 5.6.4 — Временные диаграммы, полученные в результате тестирования модуля, реализующего стек

Анализируя временные диаграммы можно сделать вывод, о том, что на выбранном нами наборе входных тестовых векторов, разработанный модуль работает корректно.

6. Лабораторные работы

6.1 Лабораторная работа №1 Создание проекта и выполнение всего маршрута проектирования в среде проектирования ise фирмы Xilinx

Цель работы: изучение всего маршрута проектирования Xilinx с использованием САПР ISE, создание проекта и выполнение всех этапов маршрута проектирования Xilinx, конфигурирование тестовой платы Atlys.

После выполнения работы вы:

• научитесь создавать собственные проекты в САПР ISE;

• познакомитесь со всеми этапами маршрута проектирования для FPGA;

• познакомитесь с базовым структурным блоком языка Verilog HDL;

• научитесь конфигурировать целевую FPGA.