Проекты для самостоятельной работы
Опишите самостоятельно модуль FIFO, используя конструкции языка Verilog HDL;
Измените глобальные временные ограничения, уменьшив значение ограничения OFFSET OUT до 10ns. Произведите повторный синтез и имплементацию. Проанализируйте полученные результаты.
Заключение
По окончании данной лабораторной работы вы научились проектировать цифровые устройства среднего размера, содержащие в своем составе экземпляры IP-блоков. При этом вы освоили работу над проектом, содержащим несколько описаний модулей различных типов, как созданных в виде описаний на языке Verilog HDL, так и сгенерированных утилитой Core Generator.
7. Приложение
7.1 Краткое описание лабораторного макета Atlys
Лабораторный макет Atlys представляет собой законченную и готовую к использованию платформу, основанную на микросхеме FPGA фирмы Xilinx семейства Spartan 6 LX45. Микросхема FPGA, вместе с большим набором периферийных модулей, таких как Gb Ethernet, HDMI Video, 128MByte 16-bit DDR2, USB и т. д., делают данную платформу идеальной для реализации широкого спектра цифровых систем. Данная платформа также полностью подходит для использования при реализации встроенных систем, включающих высокопроизводительный процессор общего назначения класса “soft-core”, MicroBlaze. Также стоит отметить, что данная платформа полностью поддерживается соответствующими САПР фирмы Xilinx, включая ChipScope, EDK, ISE и т. д.
Полный список ресурсов, предоставляемых данной платформой приведен ниже:
• Spartan-6 LX45 FPGA, 324-pin BGA;
• 128Mbyte DDR2;
• 10/100/1000 Ethernet PHY;
• порты USB2 для программирования и передачи данных;
• порты USB-UART и USB-HID (для подключения клавиатуры или мышки);
• 2 входных порта и 2 выходных порта HDMI;
• AC-97 аудио кодек;
• 16Mbyte x4 SPI Flash для хранения конфигурации и пользовательских данных;
• 100MHz CMOS осциллятор;
• 48 I/O разведенных для использования платы расширения;
• GPIO включают в себя 8 светодиодов, 6 кнопок и 8 переключателей.
На рисунке 7.1.1 представлена блок-схема лабораторного макета Atlys.
Рисунок
7.1.1 — Блок-схема лабораторного макета
Atlys
На рисунке 7.1.2 приведен внешний вид лабораторного макета Atlys.
Рисунок
7.1.2 — Внешний вид лабораторного макета
Atlys
За более подробной информацией по лабораторному макету Atlys требуется обратиться к документации. Ссылка на документацию приведена в списке рекомендуемой литературы.
8. Рекомендуемая литература
Максфилд К. Проектирование на ПЛИС. Архитектура, средства и методы // М.: «Додека», 2007. - 407с.
Pong P. Chu. FPGA prototyping by Verilog Examples // New Jersey: «Willey», 2008. - 508с.
Verilog // «Википедия» — универсальная энциклопедия
URL: http://ru.wikipedia.org/wiki/Verilog.
IEEE 1364 Standard for Verilog Hardware Description Language.
Пакет проектирования компании Xilinx ISE //
URL: http://www.xilinx.com/tools/webpack.htm.
Ресурс по языку SystemVerilog и современным методологиям верификации // URL: http://www.testbench.in.
Ресурс по современным языкам, участвующим в реализации проектирования интегральных микросхем и современным методологиям верификации // URL: http://www.doulous.com.
Ресурс по современным средствам и методам проектирования цифровой техники //
URL: http://www.demosondemand.com.
Ресурс по современным методологиям верификации //
URL: http://www.verification-academy.mentor.com.
Описание лабораторного макета Atlys //
URL: http://www.digilentinc.com.
D. Harris & S. Harris Digital Design and Computer Architecture // Canada: «Morgan Kaufmann», 2009. - 459с.
Hennesy & Patterson Computer Architecture: a Quantitative Approach // Canada:
«Morgan Kaufmann», 2006. - 704с.