Проекты для самостоятельной работы

• Добавить флаг нулевого результата для операций сложения и вычитания. При этом значение флага будет отображаться на одном из светодиодов, расположенном на тестовой плате Atlys;

• Добавить операции логического сдвига влево и вправо на один разряд;

• Реализовать операции сложения и вычитания на одном и том же сумматоре.

Заключение

По окончании данной лабораторной работы вы получили представление о конструкциях языка Verilog HDL, используемых для описания комбинационных схем. Также вы научились создавать базовые тестовые окружения для разрабатываемых блоков и осуществлять процесс моделирования. Кроме этого вы получили навыки работы с временными диаграммами для анализа корректности функционирования разрабатываемых модулей.

6.3 Лабораторная работа №3 Проектирование простых последовательных схем. Реализация тактирования

Цель работы: изучение принципов построения цифровых схем, содержащих элементы памяти, изучение возможностей языка Verilog HDL по описанию последовательных схем, реализация тактирования в FPGA и использование глобальных временных ограничений.

После выполнения работы вы:

• научитесь пользоваться операторами и конструкциями языка Verilog HDL для создания последовательных схем;

• научитесь проектировать цифровые устройства, содержащие память;

• получите представление о глобальных временных ограничениях;

• получите базовое представление об утилите Core Generator;

• научитесь реализовывать тактирование в FPGA.

Введение

Целью данной лабораторной работы является получение базового представления о проектировании цифровых устройств, содержащих в своем составе элементы памяти. При этом в ходе работы над предлагаемым проектом будут использоваться конструкции языка и шаблоны, служащие для описания триггеров и регистров. Описание подобных элементов памяти базируется на блоках always, «срабатывающих» по некоторым событиям, основанным на переключении тактового сигнала (posedge, negedge). Реализация самого тактового сигнала в свою очередь предполагает использование специальных встроенных в FPGA блоков, таких как CMT (содержащих в своем составе блоки DCM и PLL). Доступ к подобным встроенным блокам осуществляется через специальную утилиту, называющуюся Core Generator.

Как и в предыдущих лабораторных работах, в ходе выполнения работы, будут получены как результаты моделирования, так и полностью функционирующее устройство, реализующее поставленную задачу.

Описание задачи

Задачей данной лабораторной работы будет являться создание блока, изменяющего свои выходные сигналы с определенной частотой. В текущей реализации, такой блок будет иметь единственный выходной сигнал, разрядностью в 1 бит, который будет инвертировать свое значение раз в секунду. Кроме этого, данный блок будет поддерживать 8-ми разрядный входной сигнал, отвечающий за увеличение частоты изменения выходного сигнала. Т. е. чем больше значение будет подано на вход блока, тем чаще будет происходить изменение выходного сигнала.

Входное 8-ми разрядное значение будут задаваться с помощью 8-ми переключателей. При этом выходной 1-но разрядный сигнал будет соединен с любым из светодиодов, расположенных на плате Atlys. Также в проекте потребуется реализовать тактовый сигнал и сигнал асинхронного или синхронного сброса всех триггеров.

При этом главной задачей проекта будет являться наблюдение мигания светодиода с различной, зрительно различимой, частотой.

Ядром данного проекта будет служить обыкновенный счетчик. Также проект будет содержать аппаратный блок CMT для реализации тактирования. Структурная схема проекта этой лабораторной работы представлена на рисунке 6.3.1.

Рисунок 6.3.1 — Структурная схема проекта лабораторной работы №3