10.3. Периферійний інтегральний таймер

Периферійний інтегральний таймер PIT містить 3 канали та призначений для формування опорних часових інтервалів і частот для годинника реального часу (канал 0, порт 40h), регенерації ОЗП (канал 1, порт 41h) та сигналів динаміка (канал 2, порт 42h). Є також порт 43h для запису слів, що задають режими роботи каналів.

Основу таймера-лічильника становить 3-канальний програмований інтервальний таймер 8253 (в XT) або 8254 (в AT). Таймери аналогічні за функціональними можливостями і відрізняються максимальною тактовою частотою (2МГц для 8253 та 8МГц для 8254).

Контрольні питання

1. Що дає застосування математичного співпроцесора?

2. Чому співпроцесор не може функціонувати окремо від CPU?

3. Які призначення портів паралельного периферійного інтерфейсу?

4. Опишіть процес читання даних із клавіатури.

5. Яке функціональне призначення інтегрального таймера?

Лекція 11. Система прямого доступу до пам’яті

11.1. Організація прямого доступу до пам’яті

Якщо використовувати центральний процесор 8088/86 для передачі даних зовнішній пристрій - пам'ять, то для цього буде потрібно близько 40 процесорних тактів.

Режим прямого доступу до пам’яті (ПДП) забезпечує передачу за 4 такти, різко збільшуючи швидкодію всієї системи. Можливий також обмін типу " пам'ять-пам'ять", що реалізовано в AT. Процес ПДП забезпечується апаратно за допомогою контролера DMA без участі мікропроцесора. У комп'ютерах IBM PC/XT використовується БІС 8237, що містить 4 незалежних 8-бітових канали даних з 16-бітовою адресацією. При цьому старший байт затримується на зовнішньому регістрі (ИР22). Крім того, є додатковий так званий сторінковий регістр 4х4 біт (ИР26), у якому фіксуються старші розряди А16..А19 20-бітової адреси.

Структурна схема процесу ПДП представлена на рис.11.1.

┌─────────┐ ┌───────┐

│ CPU ╞═BA════════════╦═════════════════════╡ RAM │

│ ╞═BD════════════║═════════════════╦═══╡ │

│ ╞═BC══════╦═════║══════════════╦══║═══╡WR# │

└─┬───┬─┬─┘ IOW# ║ А16 ║ ┌───┐ ║ ║ │RD# │

^ │ │ MEMR#║..А19╠═══╡RG2│ ║ ║ │ │

│ │ │ IOR# ║ А8..║ ├───┤ IOW#║ ║ └───────┘

READY# │ │ MEMW#║ А15╠═══╡RG1│ IOR#║ ║

│ │ │ ┌─╨─────╨─┐ └─┬─┘ ┌─v──╨─┐

┌─┴─┐ │ │ │ ├>─ADSTB │ │

│ ЛС│ │ └─<─HRQDMA┤ DMA ├<──DRQi───┤DEVICE│

└─┬─┘ └───>─HOLDA─┤ ├>──DACKi──┤ │

└───────<─AEN───┤ ├>──T/C────┤ │

│ ├<──RDYDMA─┤ │

└─────────┘ └──────┘

Рис. 11.1. Структурна схема процесу ПДП

Канал 0 ПДП, що має найвищий пріоритет, забезпечує регенерацію динамічної пам'яті. Канал 1 вільний та може застосовуватися для потреб користувача. Канали 2 та 3 підтримують обмін з накопичувачами, відповідно, на гнучких і жорстких дисках.

Цикли ПДП виконуються для послідовно розташованих комірок RAM. Для здійснення ПДП контролер DMA виконує таку послідовність операцій:

1) Приймає запит DRQi по i входу на ПДП від DEVICE, або одержує команду від CPU на виконання ПДП.

2) Формує запит HRQDMА# на те, щоб CPU перейшов у стан захвату шин (шини А, D і C CPU переводяться в Z-стан).

3) Приймає сигнал HLDA# підтвердження захвата шин центральним процесором.

4) Формує сигнал користування шиною AEN=1, що у логічній схемі ЛС перетворюється в сигнал призупинення CPU -READY#.

5) За допомогою сигналів DACKi і T/C=0 інформує зовнішній пристрій про початок виконання циклів ПДП.

6) Очікує стан готовності RDYDMA# від зовнішнього пристрою.

7) Виконує цикл шини. У першому такті на шині DB0..DB7 установлюється старший байт адреси А8..А15, що затримується у зовнішньому регістрі RG1 сигналом ADSTB. У другому такті встановлюється адреса комірки пам'яті RAM: А0..А7 на виходах DMА, А8..А15 з регістра RG1 та А16..А19 зі сторінкового регістра RG2, що завантажується на етапі програмування ПДП. Далі контролер DMA виробляє сигнали MEMR#,IOW# або MEMW#, IOR# для керування обміном «зовнішній пристрій-пам'ять» або «пам'ять-пам'ять». У третьому такті стан шин не змінюється, а в четвертому такті знімаються сигнали управління.

8) По закінченні ПДП контролер DMA, змінивши адресу, повторює цикл по пп. 6, 7 або припиняє обмін. В останньому випадку контролер DMA відключається від шин, знімає сигнали AEN ат призупинення центрального процесора READY#, а також виробляє ознаку кінця ПДП T/C=1.

Підготовка до ПДП складається в записі адрес у сторінкові регістри та програмуванні відповідних каналів контролера DMA.

Сторінкові регістри доступні через порти 81h - канал 2, 82h - канал 3 та 83h - канал 1. Сторінковий регістр каналу 0 не використовується. Далі розглянемо побудову та програмування контролера DMA.