2.2.2 Память с последовательным доступом
Память с последовательным доступом строится либо на регистрах сдвига, либо на адресных ЗУ с необходимым управлением адресом доступа. Основные её представите-ли: буферы FIFO, LIFO (стек) и видеопамять (VRAM).
41
Буфер FIFO обеспечивает разные темпы приёма и выдачи данных, что необходимо, например, если источник выдаёт данные не регулярно, а приёмник способен их прини-мать с постоянной частотой. При этом обеспечивается выборка данных в том же поряд-ке, что и при поступлении.
Структура буфера FIFO приведена на рисунке 2.10. Он содержит: матрицу памяти (двухпортовый регистровый файл), счётчики адресов чтения CTR1+1 и адресов записи CTR2+ 1 , цифровой компаратор, RS-триггер и две логических схемы «И».
Перед началом работы счётчики обнуляются, а при работе увеличивают адреса на единицу при каждом обращений к памяти для записи WR и для чтения RD. При сравне-нии адресов выдаются сигналы «Буфер пуст» и тогда надо прекратить чтение и «Буфер полон» и тогда надо прекратить запись. Очередь укорачивается или удлиняется в зави-симости от разности адресов записанных и считанных данных.
Рисунок 2.10 – Структура буфера FIFO
Видеопамять применяется, например, при воспроизведении изображении на монито-ре (системы цифровой развёртки). Изображение в виде чисел, характеризующих яркость и цвет каждой его точки (пиксела) записано в память. Совокупность пикселов образуют кадр. При воспроизведении изображения последовательно, путём увеличения адреса, опрашиваются все ячейки памяти, хранящие параметры пикселов. При переполнении счётчика адресов, счётчик переходит на начальный адрес. В этот момент в ячейки памяти могут быть записаны другие параметры пикселов и изображение воспроизводится с изменениями по сравнению с предыдущим кадром.
Циклические ЗУ с продвижением информации выполняются на многоразрядных сдвиговых регистрах, которые выполняются на статических триггерах (см. рисунок 2.11). Слово, характеризующее пиксел, переписывается из одного столбца триггеров в другой при каждом поступлении синхроимпульса С.
Многоразрядный сдвиговый регистр является, в сущности, цифровой линией задерж-ки ЦЛЗ. Многоотводная ЦЛЗ применяется цифровых сигнальных процессорах, на осно-ве которых выполняются цифровые фильтры.
41
Рисунок 2.11 – Структура видеопамяти
2.2.3 КЭШ-память: назначение, структура, основные характеристики
КЭШ-память (от Сасhе – тайник) – это способ организации буферной памяти, ис-пользующей ассоциативный принцип обращения к ней и к ОП в процессе выполне-ния программы. Ассоциативный принцип заключается в том, что имеется шаблон выборки, ключ, например «1» в третьем разряде и «0» в пятом. При обращении к памяти с использованием ключа будут найдены все ЯП, у которых третий разряд равен «1», а пятый – «0» независимо от их расположения в ассоциативной памяти. Этот принцип позволяет легко находить данные на любом уровне памяти.
Большинство прикладных программ имеет циклический характер и многократно используют одни и те же данные, поэтому наличие КЭШа уменьшает количество обращений к более медленной ОП и увеличивает производительность процессора.
КЭШ-память построена на триггерах и имеет небольшую ёмкость. КЭШ хранит данные и адреса в тегах. Структура Кэш-памяти приведена на рисунке 2.16.
При каждом обращении к ОП специальный контроллер проверяет по тегу наличие этой копии в КЭШе. Если она имеется, то вырабатывается сигнал Hit (попадания в КЭШ) и происходит обращение к кэшу, если нет – то вырабатывается сигнал промаха (Miss) и выполняются одновременно чтение из ОП и размещение в КЭШе.
Рисунок 2.12 – Структура кэш-памяти
Обмен с ОП может осуществляться двумя способами:
42
Обращение к ОП сочетается с одновременным поиском данных в теге, при попадании в тег обращение аннулируется.
Обращение к ОП осуществляется только после выявления КЭШ-промаха.
В современных компьютерах КЭШ выполняется по двухуровневой схеме, содер-жащей первичный КЭШ, встраиваемый в процессор, и вторичный КЭШ, устанавли-ваемый на системной плате. При этом часто используются различные КЭШи для команд и данных (гарвардская архитектура).
Современная многоуровневая организация памяти выглядит следующим образом:
Регистровая память ёмкостью 64-256 байт и временем доступа 1 такт.
КЭШ первого уровня ёмкостью 32 Кбайт и временем доступа 1-2 такта.
КЭШ второго уровня ёмкостью 256 Кбайт и временем доступа 3-5 тактов.
Основная память ёмкостью до 4 Гбайт и временем доступа 12-55 тактов.