- •Бийский технологический институт (филиал)
- •Техника двоичной переработки информации Курс лекций
- •Содержание
- •1 Сопряжение аналоговых и цифровых устройств
- •1.1 Процесс аналого-цифрового преобразования
- •1.2 Процесс цифро-аналогового преобразования
- •1.3 Основные характеристики цап и ацп
- •1.4.1 Цап со взвешивающей резистивной матрицей
- •1.4.2 Цап с матрицей r-2r
- •1.5.1 Ацп последовательного счёта
- •1.5.2 Ацп поразрядного кодирования
- •1.5.3 Ацп параллельного действия
- •1.6 Основное уравнение для цап и ацп
- •Литература
- •Ссылки в интернете
- •Контрольные вопросы к разделу
- •2 Запоминающие устройства
- •2.1 Основные параметры зу
- •2.1.1 Емкость зу
- •2.1.2 Организация зу
- •2.1.3 Время выборки зу
- •2.1.4 Время цикла адреса зу
- •2.2 Зу с одномерной адресацией
- •2.3 Зу с двумерной адресацией
- •2.4 Увеличение объёма памяти зу
- •2.4.1 Построение блока зу требуемой разрядности
- •2.4.2 Увеличение числа хранимых слов зу
- •2.4.3 Увеличение разрядности и числа хранимых слов зу
- •2.5 Аппаратные особенности построения статических озу
- •2.6 Аппаратные особенности построения динамических озу
- •2.7 Аппаратные особенности построения пзу
- •2.7.1 Масочные пзу
- •2.7.2 Программируемые пзу
- •2.7.3 Репрограммируемые пзу
- •Литература
- •Ссылки в интернете
- •Контрольные вопросы к разделу
- •3 Программируемые логические интегральные схемы
- •3.1 Обобщённая структурная схема плис
- •3.2 Применение ппзу в качестве плис
- •3.3 Программируемая матричная логика
- •3.4 Программируемые логические матрицы
- •Литература
- •Ссылки в интернете
- •Контрольные вопросы к разделу
- •4 Основные понятия микропроцессорной техники
- •4.1 Микропроцессор. Основные термины и определения
- •4.2 Классификация мп
- •4.3 Структура типового мп
- •4.3.1 Арифметико-логические устройства
- •4.4 Режимы работы мп
- •4.4.1 Нормальный режим работы мп
- •4.4.2 Режим прерывания
- •4.4.3 Режим ожидания
- •4.4.4 Режим прямого доступа к памяти
- •4.5 Система команд однокристального микропроцессора
- •4.6 Периферийные устройства микропроцессорных систем
- •4.6.1 Универсальный синхронно-асинхронный приёмо-передатчик
- •4.6.2 Таймер-счётчик
- •4.6.3 Устройство ввода/вывода параллельной информации
- •4.6.4 Контроллер прямого доступа к памяти
- •4.6.5 Контроллер прерываний
- •4.6.6 Динамическая индикация
- •4.6.7 Динамическая клавиатура
- •Литература
- •Ссылки в интернете
- •Контрольные вопросы к разделу
- •Техника двоичной переработки информации
2.2 Зу с одномерной адресацией
Как уже отмечалось ранее, в ЗУ с произвольным доступом для хранения каждого бита информации используется отдельный ЭЗЭ. В зависимости от способа нахождения нужного элемента в массиве других однотипных элементов различают структуры с одномерной (линейной) и двумерной адресацией.
На рисунке 14 в качестве примера приведена структурная схема ЗУ (ёмкость 16, организация 4×4) с одномерной адресацией. Данная структура содержит матрицу 4×4 ЭЗЭ, каждый из которых снабжен тремя выводами: входом информации (IN), выходом информации (OUT) и входом разрешения работы – выбора кристалла (СS–chip select), а также дешифратор адреса, входные и выходные ключи на буферных элементах с высокоимпедансным состоянием выходов.
Если на вход дешифратора подано некоторое адресное слово, на соответствующем его одном выходе формируется сигнал лог. 1, который выбирает все ЭЗЭ, расположенные в одной из строк матрицы. Дальнейшая работа устройства зависит от того, какой режим работы задан управляющими сигналами.
Если подан сигнал «чтение» ( ), то информация из выбранных ячеек подается на входы выходных буферов. На разрешающие входы этих ключей подан единичный (активный) логический сигнал. Информация, хранившаяся в выбранных ЭЗЭ, попадает на выходные выводы DO0, DO1, DО2, DO3.
Если на схему подан сигнал «запись» ( ), то информация с входных шин DI0, DI1, DI2, DI3 через входные буферные элементы (теперь на их разрешающие входы подан единичный (активный) логический сигнал) подается на входы ЭЗЭ и записывается в них.
Цепочка элементов, через которые подаются на ЗУ сигналы выбора направления обмена, выполняет двойную роль. Во-первых, левый по схеме элемент И-НЕ используется как буферный элемент, чтобы существенно не увеличивать нагрузку для подключенного к этому входу выхода, а также предотвращает выдачу информации из ЗУ, если на микросхему не подан сигнал CS. Если этого элемента нет, то к данному входу внутри ЗУ подключено 5 входов для приведённой схемы, а на практике это количество может быть существенно большим. Во-вторых, правый по схеме (см. рисунок 14) инвертор делает сигналы записи и чтения противофазными, исключая тем самым, возможность включения микросхемы ЗУ на чтение и запись одновременно.
В данной схеме обязательно применение дешифратора со входом разрешения по выходу OE, что позволяет организовать вход CS у микросхемы ЗУ.
Особенностью данной структурной схемы является одновре-менная запись и считывание информации, хранящейся в строке матрицы ЭЗЭ. Поэтому при заданной разрядности хранимого слова наращивание объема памяти может выполняться только за счет увеличения числа строк матрицы. Это, в свою очередь, ведет к значительному увеличению количества выходов дешифратора, то есть к усложнению аппаратной реализации.
Рисунок 14 – Структурная схема ЗУ с одномерной адресацией
С точки зрения упрощения дешифратора, желательно выполнять матрицу ЭЗЭ квадратной. Однако при использовании рассмотренной структуры, это предполагает увеличение разрядности выходного слова.
Решить это противоречие можно, если в качестве входных и выходных ключей ИС использовать соответственно схемы демультиплексоров и мультиплексоров. Применительно к ЗУ их принято называть селекторами. При этом часть разрядов адресного слова используется для управления селекторами.
Структурная схема ЗУ с организацией 256×4, реализующая описанный принцип, показана на рисунке 15. Она включает матрицу ЭЗЭ размером 32×32 элемента, дешифратор адреса, входной и выходной селекторы и элементы управления режимами чтения-записи. Каждый ЭЗЭ (см. рисунок 15) снабжен тремя выводами: входом и выходом информации и выводом разрешения работы (выборки).
Рисунок 15 – Структурная схема ЗУ с селекторами
Управление доступом к такому объему информации требует подачи на вход ЗУ 256 различных адресов, то есть предполагает использование 8-разрядного адресного слова. Младшие его разряды (А4...А0), поступая на дешифратор адреса, выбирают из матрицы одну из 32 строк ЭЗЭ. При этом информация, в зависимости от заданного режима работы, может либо считываться ( ), либо записываться ( ) во все элементы выбранной строки. Выбор нужных ЭЗЭ производится соответственно либо входным, либо выходным селекторами, которые, в зависимости от значения старших разря- дов адреса (А7...А5), выбирают из строки нужные элементы. Главное правило при подключении входных и выходных селекторов (демультиплексоров и мультиплексоров соответственно): необходимо подавать на их адресные входы сигналы одинаковым способом и их одноименные информационные выходы и входы подключать к одним и тем же столбцам матрицы.
Очевидно, что описанные структуры выгодно использовать при одновременной записи-считывании информационных слов большой разрядности. В противном случае практическая реализация данных структур приводит к большим аппаратным затратам.