2.4.1 Построение блока зу требуемой разрядности

Увеличить разрядность хранимых в памяти слов можно парал­лельным включением нескольких одинаковых ИС. На рисунке 17 по­казано построение ЗУ с организацией 1К×4 бит на основе ИС с организацией 1К×1. Для этого один и тот же адрес необходимо подать одновременно на адресные входы четырёх ИС. С выхода DО каждой ИС по указанному адресу будет считан 1 бит информации. Следовательно, подключив выходы ИС к соответствующим разрядам 4-разрядной шины, с последней можно считать 4-разрядное слово. Таким образом, наращивание разрядности хранимых информационных слов не требует применения дополнительных технических средств и может быть выполнено простым соединением имеющихся ИС.

В общем случае алгоритм построения блока ЗУ требуемой разрядности выглядит следующим образом.

1. Берётся такое количество микросхем ЗУ с одинаковым числом хранимых слов, чтобы их суммарная разрядность была не менее требуемой.

2. Входы CS всех микросхем объединяются в единую цепь CS блока памяти. При необходимости сигналы согласуются по уровню с помощью инверторов (у некоторых взятых микросхем ЗУ входы CS могут иметь активным уровень лог. 1, у других лог. 0).

3. Входы выбора направления обмена всех микросхем объединяются в единую цепь блока памяти. При необходимости сигналы согласуются по уровню с помощью инверторов (у некоторых взятых микросхем ЗУ входы выбора направления обмена могут быть вида , у других – ).

Рисунок 17 – Схема увеличения разрядности

4. Один адресный сигнал подаётся на один адресный вход каждой микросхемы. Эта операция повторяется для всех разрядов адреса.

5. Для подключения к шине данных выбираются любые информационные выводы любых микросхем ЗУ из блока памяти. Это означает, что если суммарная разрядность блока памяти оказалась больше требуемой, то в качестве неиспользуемых можно выбрать любые информационные выводы любых микросхем ЗУ.

2.4.2 Увеличение числа хранимых слов зу

Известно, что количество хранимых в памяти кодовых слов однозначно связано с разрядностью используемого адресного слова. Поэтому его увеличение требует увеличения разрядности шины адреса. Однако, так как разрядность адресного слова для конкретного типа ИС задана, решить эту задачу без привлечения дополнительных аппаратных средств не представляется возможным.

Практически задача увеличения количества хранимых слов ре­шается с использованием дополнительного дешифратора, предна­значенного для формирования сигнала разрешения работы не­скольким параллельно включенным по выходам ИС. Данное решение представлено на рисунке 18, на котором показано выполнение памяти 4К×1 на основе ИС с собственной организацией 1К×1. Для обращения к объему памяти в 4К необходимо 12-раз­рядное адресное слово. Интегральная схема заданного типа управ­ляется 10-разрядным адресным словом. Два старших разряда ад­реса А₁₁ и А₁₀ подаются на адресные входы дополнительного де­шифратора, выходы которого подсоединены к входам CS соответствующих ИС. Поэтому при подаче адреса дешифратор старших разрядов из четырех ИС выберет только ту, в которой хранится нужная информация. Выходы остальных ИС будут отключены от выходной шины данных, с которой будет считана только соответствующая поданному адресу информация.

В общем случае алгоритм построения блока ЗУ с требуемым числом хранимых слов выглядит следующим образом:

1. Берётся такое количество микросхем ЗУ с одинаковой разрядностью, чтобы их суммарное число хранимых слов было не менее требуемой.

2. Входы выбора направления обмена всех микросхем объединяются в единую цепь блока памяти. При необходимости сигналы согласуются по уровню с помощью инверторов (у некоторых взятых микросхем ЗУ входы выбора направления обмена могут быть вида , у других – ).

3. Один адресный сигнал подаётся на один адресный вход каждой микросхемы. Эта операция повторяется для всех разрядов адреса, кроме дополнительных.

4. Берётся дешифратор у которого количество выходов не менее, чем количество взятых микросхем ЗУ. Входы CS всех микросхем подключаются к выходам дешифратора начиная с нулевого подряд. При необходимости сигналы согласуются по уровню с помощью инверторов (у некоторых взятых микросхем ЗУ входы CS могут иметь активным уровень лог. 1, у других – лог. 0, и эти уровни должны совпадать с активным уровнем на выходах дешифратора). Если количество выходов дешифратора больше количества взятых микросхем, то дополнительные адресные сигналы подаются на адресные входы дешифратора, начиная с нулевого подряд, а на не задействованные адресные входы подается лог. 0.

5. Один информационный сигнал с шины данных подаётся на один информационный вывод каждой микросхемы. Эта операция повторяется для всех разрядов шины данных.

Рисунок 18 – Схема увеличения числа хранимых слов