2.3 Зу с двумерной адресацией

При необходимости побитовой записи-считывания информации применяют структуру памяти с двумерной адресацией (рисунок 16).

Рисунок 16 – Структурная схема ЗУ с двумерной адресацией

Данная структура содержит матрицу ЭЗЭ, статический регистр адреса, дешифраторы строки и столбца, входной и выходной буферные элементы. Однако в отли­чие от схемы на рисунке 14 каждый ЭЗЭ матрицы содержит не один, а два вывода разрешения работы (CS1 и CS2). При этом инфор­мационные выводы р₁ и р₂ являются обратимыми, то есть позволяют как записывать, так и считывать информацию. Для выбора нуж­ной ячейки на оба входа CS необходимо подать активные логиче­ские уровни.

Цепи управления матрицей ЭЗЭ обеспечивают реализацию од­ного из трех режимов работы:

- хранения, при котором ЭЗЭ отключены от входа и выхода ИС;

- чтения, при котором информация из ЭЗЭ, выбранного по соот­ветствующему адресу, выдается на выход ИС;

- записи, при которой информация со входа ИС записывается по указанному адресу.

Каждому ЭЗЭ матрицы присваивается определенный адрес, поиск которого производится указанием номеров соответствующих строки и столбца. Эти номера формируются на выходах дешифраторов. Адрес ЭЗЭ в виде двоичного числа принимается по адресной шине регистром адреса. Число разрядов регистра адреса одно­значно связано с объемом памяти ИС. Число строк и столбцов матрицы ЭЗЭ обычно выбирается равным целой степени числа 2.

Разряды регистра адреса делятся на две группы: одна определяет двоичный адрес строки, другая – двоичный адрес столбца. Каждая группа разрядов адреса подается на соответствующий дешифратор (строк и столбца). Выходные сигналы дешифраторов выбирают требу-емый ЭЗЭ из матрицы.

При чтении ( ) содержимое этой ячейки через буферный элемент выдаётся на шину данных.

Режим записи устанавливается путем подачи в усилитель за­писи сигнала разрешения записи ( ). Этот сигнал откры­вает входной буферный элемент, и бит входной информации поступает на внутреннюю шину ИС, с которой переписывается в выбранный по соответствующему адресу ЭЗЭ.

Указанные процессы считывания-записи могут осуществляться только в случае, если на вход CS подан разрешающий сигнал. При отсутствии этого сигнала работа дешифра­тора строки блокируется, что эквивалентно запрещению выборки ЭЗЭ по указанному адресу. В этом случае ИС находится в режиме хранения информации и ее выходы отключены от матрицы ЭЗЭ.

Рассмотренная организация памяти обеспечивает хранение кодовых слов, то есть заданному адресу соответствует один бит информации. Использование метода двумерной адресации позво- ляет максимально упростить схему ИС, что при заданной площади кристалла является предпосылкой получения максимально больших объемов памяти.

Для увеличения объёма накопителя можно развить принцип двумерной адресации и использовать трёхмерную, четырёхмерную и т.д. адресации. Соответственно необходимо использовать ЭЗЭ с тремя, четырьмя и т.д. входами CS.

2.4 Увеличение объёма памяти зу

С использованием описанных структур можно строить память с любым заданным объемом информации. Однако на практике приходится иметь дело со стандартным рядом ИС, организация и объем памяти которых заданы. Как правило, эти показатели не совпадают с требованиями конкретной аппаратуры, и встает задача построения на ИС ЗУ заданной организации блока ЗУ с требуемой организацией.