10, Цифровые компараторы

Сравнение многоразрядных чисел основывается на проверке равенства цифр чисел. Пусть даны два числа А3А2А1А0 и В3В2В1В0 . Сравниваются В3 и А3 , В2 и А2 , В1 и А1 , В0 и А0 , по результатам сравнения делается вывод: если совпали и третьи цифры, и вторые, и первые, и нулевые, то числа одинаковы.

Таблица истинности поразрядного сравнения изображена на рис. 22.7.

С помощью законов алгебры логики возможно представить выражение выходного сигнала:

,

где .

Переключательную функцию F позволяют реализовать логические двухвходовые элементы "Исключающее ИЛИ". На рис. 22.8 показан один из вариантов реализации схемы сравнения.

Возможно построение более сложной схемы сравнения, которая определяет равенство чисел, а также, какое из чисел больше. Она может определять равенство двух двоичных чисел А и В с одинаковым количеством разрядов либо вид неравенства А > В или А < В. Цифровые компараторы имеют три выхода. Схема одноразрядного компаратора представляет собой структуру логического элемента «Исключающее ИЛИ-НЕ» (рис. 22.9).

Из анализа схемы следует, что если А = В, то F = 1, в противном случае, т.е. при А ≠ В, F = 0. Если А > В, т. е. А = 1, В = 0, то С = 1, а если А < В, т.е. А = 0, В = 1, то D = 1.

Если попарно равны между собой все разряды двух n-разрядных двоичных чисел, то равны и эти два числа А и В. Применяя цифровой компаратор для каждого разряда, например, четырехзначных чисел, и определяя значения F1, F2, F3, F4 логических переменных на выходах компараторов, факт равенства А = В установим в случае, когда F = F1• F2 • F3 • F4 = 1. Если же F = 0, то А ≠ В.

Неравенство А > В обеспечивается (для четырехразрядного числа) в четырех случаях: или А4 > В4, или А4 = В4 и А3 > В3, или А4 = В4, А3 = В3 и А2 > В2, или А4 = В4, А3 = В3, А2 = В2 и A1 > B1 (где А4 и В4 – старшие разряды чисел А и В). Очевидно, что если поменять местами Ai и Вi, то будет выполняться неравенство А < В.

В настоящее время промышленностью выпускаются готовые четырехразрядные схемы сравнения чисел (рис. 22.10).

Представленные микросхемы являются четырехразрядными компараторами, в которых каждый из одноразрядных компараторов аналогичен рассмотренной ранее схеме. Данные микросхемы имеют расширяющие входы А < В, А = В, А >В, что позволяет наращивать разрядность обоих чисел.

11, Перемножители

Здесь показана схема для перемножения двух двоичных чисел: четырехразрядного A = A4A3A2A1 и трехразрядного B = B3B2B1.

Семиразрядное произведение формируется за счет параллельного умножения множимого на каждый разряд множителя логическими элементами 2И и сложения промежуточных произведений со сдвигом на один разряд - сумматором. При этом выполняются следующие условия: М2 = А2В1 + А1В2, аналогично образуются результаты Mi: путем суммирования частичных произведений, расположенных в одном столбце.

Здесь M – бит переноса из предыдущего разряда. Применение ЛЭ «И» для выполнения арифметической операции умножения в данном случае закономерно, поскольку в рамках одного разряда и арифметическое, и логическое умножение подчиняется общим правилам. Цифры в скобках у микросхем относятся к примеру перемножения двух чисел, A = 1101₂ и B = 110₂. Последовательность действий такова:

Перемножающее устройство построено секционно. На основе первого сумматора осуществляется умножение числа A на первые два разряда числа B.

После этого полученный результат суммируется с результатами перемножения числа A на B . Второй сумматор дает конечный результат:

Назначение выводов ИС: X, Y – входы сомножителей, причем X0, Y0 – входы переноса, L – вход загрузки выхода, F – выход произведения, С4 – выход переноса.

На выходе умножителя содержатся пять асинхронных D-триггеров, загрузка которых осуществляется по сигналу на входе L. При L = 1 результат умножения передается на выход и фиксируется при L = 0.

12,,,, RS-триггеры

RS-триггер получил название по названию своих входов. Вход S (Set – установить англ.) позволяет устанавливать выход триггера Q в единичное состояние. Вход R (Reset – сбросить англ.) позволяет сбрасывать выход триггера Q (Quit – выход англ.) в нулевое состояние.

Для реализации RS-триггера воспользуемся логическими элементами “2И-НЕ”.

Рассмотрим работу изображенной на рисунке 2 схемы подробнее. Пусть на входы R и S подаются единичные потенциалы. Если на выходе верхнего логического элемента “2И-НЕ” Q присутствует логический ноль, то на выходе нижнего логического элемента “2И-НЕ” появится логическая единица. Эта единица подтвердит логический ноль на выходе Q. Если на выходе верхнего логического элемента “2И-НЕ” Q первоначально присутствует логическая единица, то на выходе нижнего логического элемента “2И-НЕ” появится логический ноль. Этот ноль подтвердит логическую единицу на выходе Q. То есть при единичных входных уровнях схема RS-триггера работает точно так же как и схема на инверторах.

Подадим на вход S нулевой потенциал. Согласно таблице истинности логического элемента “И-НЕ” на выходе Q появится единичный потенциал. Это приведёт к появлению на инверсном выходе триггера нулевого потенциала. Теперь, даже если снять нулевой потенциал с входа S, на выходе триггера останется единичный потенциал. То есть мы записали в триггер логическую единицу.

Точно так же можно записать в триггер и логический ноль. Для этого следует воспользоваться входом R. Так как активный уровень на входах оказался нулевым, то эти входы - инверсные. Составим таблицу истинности RS-триггера. Входы R и S в этой таблице будем использовать прямые, то есть запись нуля, и запись единицы будут осуществляться единичными потенциалами (таблица 1).

R	S	Q(t)	Q(t+1)	Пояснения
0	0	0	0	Режим хранения информации R=S=0
0	0	1	1
0	1	0	1	Режим установки единицы S=1
0	1	1	1
1	0	0	0	Режим записи нуля R=1
1	0	1	0
1	1	0	*	R=S=1 запрещенная комбинация
1	1	1	*

RS-триггер можно построить и на логических элементах "ИЛИ". Схема RS-триггера, построенного на логических элементах "ИЛИ" приведена на рисунке 3. Единственное отличие в работе этой схемы будет заключаться в том, что сброс и установка триггера будет производиться единичными логическими уровнями. Эти особенности связаны с принципами работы инверсной логики, которые рассматривались ранее.

Схема простейшего триггера на схемах "ИЛИ". Входы R и S прямые (активный уровень '1').

Так как RS-триггер при построении его на логических элементах “И” и “ИЛИ” работает одинаково, то его изображение на принципиальных схемах тоже одинаково. Условно-графическое изображение RS-триггера на принципиальных схемах приведено на рисунке 4.

Синхронные RS-триггеры.

Схема RS-триггера позволяет запоминать состояние логической схемы, но так как в начальный момент времени может возникать переходный процесс (в цифровых схемах этот процесс называется опасные гонки), то запоминать состояния логической схемы нужно только в определённые моменты времени, когда все переходные процессы закончены.

Это означает, что большинство цифровых схем требуют сигнала синхронизации (тактового сигнала). Все переходные процессы в комбинационной логической схеме должны закончиться за время периода синхросигнала, подаваемого на входы триггеров. Триггеры, запоминающие входные сигналы только в момент времени, определяемый сигналом синхронизации, называются синхронными. Для того чтобы отличать от них рассмотренные ранее варианты (RS-триггер и триггер Шмитта) эти триггеры получили название асинхронных.

Формировать синхронизирующие сигналы с различной частотой и скважностью при помощи генераторов и одновибраторов мы уже научились в предыдущих главах. Теперь научимся записывать в триггеры входные логические сигналы только при наличии разрешающего сигнала.

Для этого нам потребуется схема, пропускающая входные сигналы только при наличии синхронизирующего сигнала. Такую схему мы уже использовали при построении схем мультиплексоров и демультиплексоров. Это логический элемент “И”. Триггеры, записывающие сигналы только при наличии синхронизирующего сигнала называются синхронными. Принципиальная схема синхронного RS-триггера приведена на рисунке 5.

Для таких цифровых схем требуются синхронные триггеры. Схема синхронного триггера приведена на рисунке 4, а обозначение на принципиальных схемах на рисунке 5.

В таблице 2 приведена таблица истинности синхронного RS-триггера. В этой таблице символ x означает, что значения логических уровней на данном входе не важны. Они не влияют на работу триггера.

С	R	S	Q(t)	Q(t+1)	Пояснения
0	x	x	0	0	Режим хранения информации
0	x	x	1	1
1	0	0	0	0	Режим хранения информации
1	0	0	1	1
1	0	1	0	1	Режим установки единицы S=1
1	0	1	1	1
1	1	0	0	0	Режим записи нуля R=1
1	1	0	1	0
1	1	1	0	*	R=S=1 запрещенная комбинация
1	1	1	1	*

Как мы уже показали в предыдущей главе, RS-триггеры могут быть реализованы на различных элементах. При этом логика их работы не изменяется. В то же самое время триггеры часто выпускаются в виде готовых микросхем (или реализуются внутри БИС в виде готовых модулей), поэтому на принципиальных схемах синхронные триггеры обычно изображаются в виде условно-графических обозначений.

При использовании двухступенчатого RS-триггера (рис.23.7) допускается соединение его входов и выходов. Двухступенчатый триггер состоит из двух синхронных RS-триггеров и дополнительного элемента НЕ. При подаче входных управляющих сигналов и синхросигнала (рис.23.8) производится запись информации в первый триггер (момент t_1). При этом второй триггер не изменяет своего состояния, так как на его синхровход с инвертора подается логический ноль. Только по окончании записи в первый триггер при изменении синхросигнала с единицы на ноль производится запись во второй триггер двухступенчатой системы (t₂).

13,,,,,,,,JK-триггеры

JK-триггер (от англ. jump и keep), отличается от рассмотренного RS-триггера тем, что появление на обоих информационных входах (J и K) логических единиц (для прямых входов) приводит к изменению состояния триггера. Такая комбинация сигналов для JK-триггера не является запрещенной.

В остальном JK-триггер подобен RS-триггеру, причем роль входа S играет вход J, а роль входа R – вход К. JK-триггеры реализуются в виде в виде двухтактных триггеров (т. е. JK-триггеры являются синхронными).

Полная таблица истинности JK-триггера аналогична таблице истинности RS-триггера, но не имеет неопределенных состояний (рис. 23.11). Данная таблица справедлива при активизации входа синхронизации.

Для динамических триггеров характерно блокирование информационных входов в тот момент, когда полученная информация передается на выход.

Нужно отметить, что в отношении реакции на входные сигналы динамический триггер, срабатывающий при изменении сигнала на входе С от 1 к 0, подобен рассмотренному двухступенчатому триггеру, хотя они отличаются внутренним устройством.

Для прямого динамического С-входа используют обозначения, приведенные на рис. 14.2 (срабатывание триггера по переднему фронту), а для инверсного динамического С-входа используют обозначения, приведенные на рис. 14.2, б (срабатывание триггера по заднему фронту).

Для примера рассмотрим микросхему К555ТВ9 (рис. 23.12), которая представляет собой два JK-триггера с динамическим управлением по входу синхронизации, имеющие инверсные входы асинхронной установки R и S.

При подаче логического 0 на вход S и логической 1 на вход R триггер устанавливается в единичное состояние (Q = 1). При подаче на вход S логической 1, а на вход R логического 0 триггер устанавливается в нулевое состояние (Q = 0). При S = R = 1 триггер работает как синхронный JK-триггер, причем срабатывает он при изменении сигнала на входе синхронизации С от 1 к 0.

JK-триггер является универсальным триггером. Универсальность JK-триггера заключается в возможности реализации на его основе RS, T и D-триггеров. Преобразование JK-триггера в RS, T, D-триггеры показано на рис. 23.13. Подача уровня логической единицы "1" осуществляется либо подключением резистора (порядка 1кОм), соединенного с +5 В, либо к выходу свободного элемента И-НЕ, один вход которого подключается к корпусу.

14,,,,,,,,D-триггеры. Т-триггеры.

D-триггер (от англ. delay) запоминает входную информацию при поступлении синхроимпульса. Рассуждая чисто теоретически, D-триггер можно образовать из любых RS- или JK-триггеров, если на их входы одновременно подавать взаимно инверсные сигналы.

Хранение информации в D-триггерах обеспечивается за счет синхронизации, поэтому все реальные D-триггеры имеют два входа: информационный D и синхронизации С (рис. 23.14). В этом триггере сигнал на входе по сигналу синхронизации записывается и передается на выход.

Так как информация на выходе остается неизменной до прихода очередного импульса синхронизации, D-триггер называют также триггером с запоминанием информации или триггером-защелкой.

D-триггер также может быть снабжен дополнительными входами асинхронной установки. Так, микросхема К561ТМ2 (рис. 23.16) представляет собой два триггера с динамическим управлением по входам синхронизации, имеющие входы асинхронной установки R и S .

При подаче на вход S логической 0 и на вход R – логической 1 триггер устанавливается в единичное состояние (Q = 1). При подаче на вход S логической 1 и на вход R – логического 0 триггер устанавливается в нулевое состояние. При S = R = 1 триггер работает как D-триггер, повторяя на выходе Q сигнал на входе D при воздействии положительного фронта на входе синхронизации.

23.4. Т-триггеры

Т-триггер изменяет свое логическое состояние на противоположное по каждому активному сигналу на информационном входе Т. Т-триггер часто называют счетным триггером. Условное графическое обозначение двухступенчатого Т-триггера приведено на рис. 23.17.

Т-триггер может строиться как на JK, так и на D-триггерах. JK-триггер переходит в инверсное состояние каждый раз при одновременной подаче на входы J и K логической 1. Это свойство позволяет создать на базе JK-триггера Т-триггер, объединяя входы J и К.

Наличие в D-триггере динамического С входа позволяет получить на его основе T-триггер

При этом вход D соединяется с инверсным выходом, а на вход С подаются счетные импульсы. В результате триггер при каждом счетном импульсе запоминает значение , то есть будет переключаться в противоположное состояние.

Работа триггера осуществляется следующим образом (D-триггер ТМ2): хранение информации осуществляется при подаче на вход С как логического 0, так и логической 1. На выход передается и запоминается на период повторения синхроимпульсов информация, имеющаяся на входе D перед фронтом импульса на входе С. Изменение информации на выходе может происходить только во время действия фронта импульса на входе С.

15,,,,,,,Счетчики.

Счетчик – такое устройство, на выходах которого получается двоичный (двоично-десятичный) код, определяемый числом поступивших импульсов. Счетчики строятся на Т-триггерах.

Основной параметр счетчика – модуль счета – максимальное число единичных сигналов, которое может быть сосчитано счетчиком. Счетчики обозначают через СТ (от англ. counter).

Счетчики классифицируют:

1. По модулю счета:

- двоично-десятичные;

- двоичные;

- с произвольным постоянным модулем счета;

- с переменным модулем счета;

2. По направлению счета:

- суммирующие;

- вычитающие;

- реверсивные;

3. По способу формирования внутренних связей:

- с последовательным переносом;

- с параллельным переносом;

- с комбинированным переносом;

- кольцевые.

В суммирующем счетчике состояние счетчика (двоичный код на его выходах) с каждым импульсом увеличивается на единицу. Принцип построения и таблица истинности суммирующего счетчика приведены на рис. 24.1.

Через К_СЧ обозначен модуль счета (коэффициент счета импульсов). Состояние левого триггера соответствует младшему разряду двоичного числа, а правого – старшему разряду. В исходном состоянии на всех триггерах установлены логические нули. Каждый триггер меняет свое состояние лишь в тот момент, когда на него действует отрицательный перепад напряжения. Таким образом, данный счетчик реализует суммирование входных импульсов. Из временных диаграмм видно, что частота каждого последующего импульса в два раза меньше, чем предыдущая, т. е. каждый триггер делит частоту входного сигнала на два, что и используется в делителях частоты.

В вычитающем счетчике состояние счетчика (двоичный код на его выходах) с каждым импульсом уменьшается на единицу. Принцип построения и таблица истинности вычитающего счетчика приведены на рис. 24.3. В чистом виде Т-триггеров в интегральном исполнении нет. Т-триггеры получаются путем преобразования D и JK-триггеров.

Если количество триггеров в счетчике ограничено и равно n, а число поступающих импульсов не ограничено, то двоичный код, формируемый на выходах суммирующего счетчика, будет меняться от минимального значения (0) до максимального (2ⁿ – 1), повторяясь периодически через 2ⁿ импульсов.

При использовании вычитающего счетчика его состояние в пределах цикла будет уменьшаться от (2ⁿ–1) до нуля. Для однозначного фиксирования числа поступивших импульсов количество триггеров в счетчике должно быть равно:

, (24.1)

где  – количество триггеров в счетчике, – максимальное число импульсов, поступающих на вход счетчика.  

Рассмотрим счетчики К155ИЕ2 и К155ИЕ5. Условные графические обозначения счетчиков приведены на рис. 24.4.

Счетчики построены следующим образом: в каждой ИС первый из триггеров имеет отдельный вход С1 и прямой выход, три остальных триггера соединены между собой так, что образуют делитель на 8 в ИС типа ИЕ5.

ИС имеют по два входа R0 установки в 0, объединенные по схеме "И". Сброс (установка в 0) триггеров производится при подаче уровней логической единицы на оба входа R0. ИС типа ИЕ2 имеет, кроме того, входы установки триггеров счетчика в состояние 9. При воздействии на оба эти входа логической 1 первый и четвертый триггеры переходят в единичное состояние, а остальные – в нулевое. Входы R0 и R9 изменяют состояние триггеров счетчика независимо от того, действует синхроимпульс или нет.

Наличие входов установки, объединенных по схеме "И", позволяет строить делители частоты с различными коэффициентами деления в пределах от 2 до 16 без использования дополнительных логических элементов.

При разработке измерительной аппаратуры, а также во многих других случаях желательно обеспечивать отображение информации в десятичной системе счисления. В этом случае наиболее удобно счетчики типа ИЕ4, ИЕ5