- •18.2. Характеристики и параметры логических элементов
- •2. Транзисторно−транзисторная логика (ттл).
- •18.4. Транзисторно−транзисторная логика с диодами Шоттки (ттлш)
- •3. Логика на основе комплементарных ключей на моп-транзисторах (кмоп)
- •4. Шифраторы
- •5. Дешифраторы
- •6. Мультиплексоры
- •7. Демультиплексоры
- •8. Сумматоры
- •9, Вычитатели
- •10, Цифровые компараторы
- •11, Перемножители
- •16,,,,,,,,,Реверсивные счетчики.
- •18,,,,,,,,,,Сдвиговые регистры.
- •25.2. Сдвиговые регистры
- •17,,,,,,,,,,Разновидности регистров. Параллельные регистры.
- •19,,,,,,,,,,Реверсивные регистры.
- •20,,,,,,,,,,,Запоминающие устройства. Разновидности, характеристики.
- •21,,,,,,,,,,Структуры зу.
- •23,,,,,,,,,,,,,Пзу и ппзу.
- •24,,,,,,,,,,,,,,,,,,,,Flash-память.
- •25,,,,,,,,,,,,,,,,,,,Озу типа fram.
- •26.7. Построение плат памяти
- •26,,,,,,,,,,,,,,,,,,,Плис. Общие понятия. Разновидности.
- •27,,,,,,,,,,,,,,,,,,Программируемые логические матрицы (pla).
- •28,,,,,,,,,,,,,,,,Программируемая матричная логика (pal), базовые матричные кристаллы (ga).
- •27.4. Базовые матричные кристаллы (ga)
- •29,,,,,,,,,,,,,,,,,,,,Программируемые вентильные матрицы (fpga). Программируемые коммутируемые матричные блоки (cpld)
- •27.6. Программируемые коммутируемые матричные блоки (cpld)
- •30,,,,,,,,,,,,,,,,,,,,Программируемые аналоговые интегральные схемы (fpaa)
- •31,,,,,,,,,,,,,,Плис типа «система на кристалле» (SoC).
- •32,,,,,,,,,,,,,,Цап. Общие положения. Погрешности цап.
- •28.7. Параметры цап
- •33,,,,,,,,,,,,,,Цап с суммированием токов.
- •34,,,,,,,,,,,,Цап типа r-2r.
- •35,,,,,,,,,,,,,Сегментированные цап.
- •36,,,,,,,,,,,,,,,Цифровые потенциометры. Цап прямого цифрового синтеза.
- •28.6. Цап прямого цифрового синтеза
- •37,,,,,,,,,,,,,,,,,,Ацп. Общие положения. Параметры ацп. Погрешности ацп.
- •38,,,,,,,,,,,,, Разновидности ацп. Параллельные ацп.
- •39,,,,,,,,,,,,,,,Ацп поразрядного уравновешивания.
- •40,,,,,,,,,,,,Конвейерные ацп.
40,,,,,,,,,,,,Конвейерные ацп.
Последовательно-параллельные АЦП занимают промежуточное положение между параллельными и последовательными АЦП по разрешающей способности и быстродействию. Показанный на рис.29.9 АЦП является 12-разрядным двухступенчатым конвейерным, или субинтервальным, преобразователем. Первое преобразование выполняется 6-разрядным АЦП, который управляет 6-разрядным ЦАП. На выходе 6-разрядного ЦАП получается 6-разрядное приближение аналогового входного сигнала. УВХ 2 осуществляет временную задержку аналогового сигнала, пока первый АЦП производит преобразование и ЦАП устанавливает требуемый сигнал на выходе. Затем полученное с помощью ЦАП приближение вычитается из аналогового сигнала на выходе УВХ 2, результат усиливается и оцифровывается вторым 6-разрядным АЦП. Результаты этих двух преобразований объединяются и подаются на выход.
Введение элементов задержки аналогового и цифрового сигналов между ступенями преобразования реализует конвейерный принцип преобразования. Роль аналогового элемента задержки выполняет УВХ 2, цифрового – буферный регистр, который задерживает передачу старших разрядов на один такт.
Конвейерная архитектура значительно увеличивает частоту выборок многоступенчатого АЦП. Это дает возможность без проигрыша в быстродействии увеличивать количество ступеней АЦП, понизив разрядность каждой ступени. Однако, выполнение преобразования за три, четыре или, возможно, даже большее количество конвейерных ступеней вызывает дополнительную задержку выходных данных. Поэтому, если АЦП используется в событийно-управляемом или однократном режиме, требующем однозначного соответствия времени между каждым отсчетом и соответствующими данными, то конвейерная задержка может привести к нежелательному результату. В этом случае более предпочтительна архитектура последовательного или параллельного типа. Конвейерная задержка может создать проблемы в высокоскоростных системах управления с обратной связью или в приложениях с мультиплексированием данных. Кроме того, некоторые конвейерные преобразователи рассчитаны на определенную минимально допустимую скорость преобразования.