3.7 Моделирование проектов. Обзор isim

Поведенческое моделирование проектов осуществляется для реализации процесса функционального тестирования. При этом, в отличии от обычных программ, написанных на языках высокого уровня, требующих для оценки своей работы лишь компиляции, линковки и запуска, для описания цифровых схем на языках HDL требуется реализация событийного моделирования, требуемого для эмуляции параллельно работающей аппаратуры на последовательно работающем компьютере, на котором осуществляется процесс моделирования. Это приводит к появлению специальных программных пакетов, реализующих данную концепцию.

Фирма Xilinx располагает собственным пакетом, для моделирования проектов, которым является ISIM. ISIM является программным пакетом средней сложности, поддерживающим стандарты языков Verilog HDL и VHDL и имеющим довольно неплохие возможности по оценке корректности работы проекта. Программный пакет также содержит расширенный инструментарий для работы с временными диаграммами.

Стоит также отметить, что хотя средства моделирования, поддерживаемые фирмами производителями FPGA зачастую не являются лидерами на рынке, они являются крайне приемлемыми для небольших проектов.

3.8 Внутрисхемная отладка проектов. Обзор ChipScope

Наряду с поведенческим моделированием, в индустрии, для отладки проектов применяют техники по внутрисхемной отладке. Данный метод отладки представляет собой проверку корректности работы созданного проекта на реально работающем кристалле FPGA.

В своем стандартном исполнении, данная методика предполагает вывод проверяемых сигналов на внешние выводы микросхемы, к которым подключаются средства для анализа сигналов, такие как: осциллографы, логические анализаторы и т.д. На рисунке 3.8.1 представлена структурная схема, описывающая данный подход. При этом возникает ряд серьезных проблем:

• Нужного количества свободных внешних выводов может не оказаться;

• Трассировка требуемых сигналов к выводам FPGA может привести к абсолютно другому расположению проекта внутри микросхемы, что может привести к исчезновению проблемы или появлению новой;

• Данный подход имеет существенные ограничения по анализу внутренней работы FPGA.

Рисунок 3.8.1 — Структурная схема обычной внутрисхемной отладки

Для решения этого ряда проблем, фирмой Xilinx был создан несколько отличный подход, основывающийся на реализации в FPGA аппаратных блоков, облегчающих процесс отладки. Весь процесс основан на записи активности требуемых для анализа сигналов в течение некоторого промежутка времени и пересылки этих данных по стандартному порту для отладки и конфигурации. Этот порт называется JTAG и имеется в любом кристалле FPGA. Кроме этого, для облегчения восприятия полученной информации, реализован программный пакет, позволяющий наблюдать активность сигналов в виде временных диаграмм. На рисунке 3.8.2 представлена структурная схема реализации внутрисхемной отладки от Xilinx.

Рисунок 3.8.2 — Структурная схема реализации внутрисхемной отладки от Xilinx

Использование данного подхода позволяет убрать все ограничения и проблемы, рассмотренные ранее. Кроме этого, данный подход позволяет отказаться от дополнительных средств анализа выходных сигналов.