ADSP-BF535

Asynchronous Memory Write Cycle Timing

Table 14 and Figure 11 describe Asynchronous Memory Write

Cycle timing.

Table 14. Asynchronous Memory Write Cycle Timing

Parameter

 

Min

Max

Unit

 

 

 

 

Timing Requirements

 

 

 

tSARDY

ARDY Setup Before CLKOUT

4.0

 

ns

tHARDY

ARDY Hold After CLKOUT

–1.0

 

ns

Switching Characteristics

 

 

 

tDDAT

DATA31–0 Disable After CLKOUT

 

6.0

ns

tENDAT

DATA31–0 Enable After CLKOUT

1.0

 

ns

tDO

Output Delay After CLKOUT1

 

7.0

ns

tHO

Output Hold After CLKOUT1

0.8

 

ns

1 Output pins include AMS3–0, ABE3–0, ADDR25–2, DATA31–0, AOE, AWE.

 

 

 

SETUP

PROGRAMMED WRITE

ACCESS

HOLD

 

 

 

EXTENDED

 

 

 

2 CYCLES

 

ACCESS 2 CYCLES

 

1 CYCLE

1 CYCLE

CLKOUT

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

tDO

 

 

 

 

 

 

 

 

 

 

 

tHO

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

AMSx

 

 

 

 

 

 

 

 

 

 

 

 

ABE3–0

 

 

 

 

 

BE, ADDRESS

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

ADDR25–2

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

tDO

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

AWE

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

tHO

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

ARDY

 

 

 

 

 

 

tSARDY

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

tHARDY

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

tENDAT

 

 

 

 

tSARDY

 

 

 

 

 

 

 

 

 

tDDAT

 

 

 

 

 

 

DATA31–0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

WRITE DATA

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Figure 11. Asynchronous Memory Write Cycle Timing

REV. A

–27–

Соседние файлы в папке MAZ-DOD-MAT-2012