Добавил:
ivanov666
Опубликованный материал нарушает ваши авторские права? Сообщите нам.
Вуз:
Предмет:
Файл:Анализ дискретных устройств объектов информатизации при решении задач информационной безопасности. Учебное пособие
.pdf
между ними Ф. Функциональный уровень представлен отображением F множества входных переменных {X} в множества входных
переменных {Z} ДУ. Это фактически реализуемая ДУ логическая
функция.
Задача анализа ДУ без памяти состоит в определении реализуемой ДУ логической функции по заданной ФЭС.
Итак, будем считать, что исходным объектом для проведения
анализа является ФЭС дискретного устройства, на которой в виде
условных обозначений показаны элементы ДУ и связи между ними,
а также обозначены входы и выходы ДУ. Если ДУ представлено
принципиальной электрической схемой, то для проведения анализа
схему ДУ надо представить в виде ФЭС, исключив из принципиальной электрической схемы элементы, не выполняющие логические функции (цепи питания).
Форма представления результатов анализа может быть любой и
определяться способом задания ДУ при проведении анализа. При
этом в каком бы виде не были получены условия функционирования ДУ, они должны отражать взаимосвязь входных и выходных
сигналов ДУ при преобразовании дискретной информации.
3.2. Постановка задачи анализа
ДУ без памяти функционируют таким образом, что каждому
выходному набору сигналов ставится в соответствие определенный
входной набор сигналов, независимо от порядка следования входных сигналов.
Входной и выходной алфавиты являются двоичными и представляют собой комбинации нулей и единиц. Зависимость наборов
входных и выходных сигналов может быть представлена в виде логических функций. При этом анализ функционирования ДУ без памяти сводится к получению логических выражений, оценивающих
поведение входов ДУ при различных комбинациях значений входных переменных. А так как логические функции могут задаваться
различными способами, например, аналитически, с помощью таб-
41
лиц истинности, номерами разрешенных и запрещенных наборов,
и они все эквивалентны между собой, то задача анализа ДУ без памяти состоит в том, чтобы по известной структуре ДУ установить
соответствие между наборами значений входных переменных ДУ и
его выходами. Анализ функционирования ДУ без памяти в качестве
основной задачи предполагает определение прохождения сигналов
через логические элементы от входных полюсов автомата к его выходным полюсам. В процессе этого получают искомые функциональные зависимости в виде формул алгебры логики.
Известны так называемые конечные задачи анализа ДУ без памяти.
Под конечными задачами анализа ДУ без памяти рассматривают:
определение логической функции ДУ по заданной ФЭС, по-
лучение формулы или таблицы соответствия;
определение возможности минимизации заданной ФЭС;
определение возможных состояний символов;
контроль работоспособности и поиск дефектов (отказов).
Для решения указанных конечных задач применяют следующий алгоритм анализа.
Алгоритм 3.1. Алгоритм анализа
дискретного устройства без памяти
1. Определение правильности построения ФЭС.
2. Построение структурной схемы ДУ.
3. Задание логических функций непосредственных связей.
4. Определение логических функций выходов ДУ в произволь-
ной форме.
5. Представление функций выходов в стандартных формах и
таблицах соответствия.
6. Проверка возможности минимизации формул представлен-
ных ФЭС.
7. Определение возможности состязаний сигналов.
8. Определение характера функционирования ДУ при возник-
новении отказов элементов.
Пп. 1–6 алгоритма 3.1 можно связать с функциональными
свойствами ФЭС, а пп. 7–8 – с динамическими свойствами.
42
3.3. Реализация алгоритма анализа функциональных свойств
функциональной электрической схемы
дискретных устройств без памяти
Рассмотрим уточнения содержания пунктов алгоритма 3.1.
По п. 1 алгоритма 3.1 анализа перечислим условия правильно-
сти ФЭС:
в любой момент времени в любой точке схемы однозначно
определяются либо сигнал 0, либо – 1;
каждая точка схемы соединена только с одним выходом ка-
кого-либо логического элемента;
в ФЭС отсутствуют обратные связи.
Рассмотрим процесс на примере анализа ДУ без памяти (рис. 3.2).
Рис. 3.2. ФЭС дискретного устройства без памяти
для проведения анализа
1. Данная ФЭС (рис. 3.2) согласно п. 1 алгоритма 3.1 удовле-
творяет условиям правильности.
2. По п. 2 алгоритма 3.1 построим структурную схему ДУ (рис. 3.3).
43
Рис. 3.3. Структурная схема
анализируемого дискретного устройства
По структурной схеме видно четыре входа ДУ: x1, x2, x3, x
4
и
один выход z0.
3. По п. 3 алгоритма 3.1 запишем функции непосредственных
связей, обозначенные введенными переменными y1, y2, y3, y4, y5, y6,
y7, y8:
y
=
1
; y
1
2
=
; y
2
3
=
; y
3
4
=
4; y5
= y1 y2 y3;
y6 = y3 x1 x2; y7 = y2 y3 y4; y8 = y4 x1 x2.
4. По п. 4 определим логическую функцию выхода z0 путем
подстановки и применения законов и тождеств алгебры логики:
z0 = y
˅ y6 ˅ y7 ˅ y
5
= 1 2 3 ˅ x
= y1 y2 y
8
1 x2 3
˅ x
3
1 x2 x3
˅ x4 2 3 ˅ x
˅ x
4 y2 y3
1 x2 4
˅ x
.
1 x2 y4
=
5. По п. 5 алгоритма 3.1 представим функцию выхода в совер-
шенной дизъюнктивной нормальной форме и построим таблицу истинности (табл. 3.1):
z
= 1 2
= 1 2
= 1 2
0
˅ 2
˅ 1 2 3 4 ˅ x
3 x4
3 x4
˅ 1 2
˅ 1 2 3 4 ˅ x
3 x4
˅ x1 2
(x
3 x4
3 (x4
˅ 1) ˅ x
1
˅ x
˅ 4) ˅ x
1 x2 3 x4
1 x2 3 x4
˅ x
3 x4
44
1 x2 3 (x4
1 x2 4 (x3
˅ x
1 x2 3 4
˅ x
1 x2 3 4
1 x2 3 x4
1 x2 x3 4.
˅ 4) ˅
˅
3
˅ x
1 x2 3 4
) =
˅ x1 2
=
˅
3 x4
˅
6. Проверим возможность
x3x4
x1x2
минимизации полученной формулы по п. 6 алгоритма 3.1, используя метод матриц Карно:
z
=1 2
0
˅ 1 2 3 4 ˅
3 x4
Таблица 3.1
Таблица истинности
реализуемой функции
анализируемого ДУ
˅ x
1 x2 3 x4
˅ x1 2
3 x4
˅ x
1 x2 3 4
˅ x
1 x2 x3 4
˅
.
Матрица Карно со всеми
максимальными подкубами
представлена в табл. 3.2.
Матрица Карно функции,
реализуемой анализируемой ФЭС
Таблица 3.2
По матрице Карно получим тупиковые ДНФ:
z
= x1 x
01
2
z
=
0
1 2 3
Из них минимальной ТДНФ будет z
˅ 1 2 3 ˅ x1
2 4
˅ x
1 x2 3
˅ 1
2 x4
1
= x1 x
0
3 x4,
˅ x
1 x2 4
2 4
.
˅ 1 2 3 ˅ x1
3 x4
с числом букв, равным 9.
45
Данный факт свидетельствует о возможности минимизации
анализируемой ФЭС. Минимизация позволяет получить ФЭС, соответствующую минимальной ТДНФ (рис. 3.4).
Рис. 3.4. Минимизированная ФЭС, полученная при анализе
3.4. Определение возможности состязаний сигналов
функциональной электрической схемы
дискретных устройств
Математическому аппарату, применяемому для моделирования
ДУ булевой алгебры, присущи предположения:
‒ два взаимодополняющих значения сигнала х и хникогда не
могут иметь одно и то же значение в одно и то же время;
‒ все сигналы в электрической схеме, представляющие некото-
рую переменную
, изменяются одновременно.
Эти предположения являются идеализацией реальных условий
функционирования ДУ.
В реальных схемах происходят задержки переключения эле-
ментов и задержки распространения сигналов по линиям связи, что
46
приводит к невыполнению законов и тождеств булевой алгебры в
моменты переключения сигналов, а также к тому, что х х ≠ 0 и
х ˅ х ≠ 1. А это приводит к состязанию сигналов, вызванному
неоднозначным протеканием переходного процесса в схеме, связанного со случайными отклонениями значений задержек сигналов
и случайным разбросом моментов изменения сигналов на нескольких входах логических элементов.
Рассмотрим схемы с элементами И и ИЛИ, в которых создана
ситуация состязания сигналов на входах (рис. 3.5).
а) б)
в) г)
Рис. 3.5. Состязания сигналов:
состязание в элементе И (а) и его временная диаграмма (б);
состязание в элементе ИЛИ (в) и его временная диаграмма (г)
Кратковременные сигналы 1 и 0 возникают соответственно
на выходах элемента И и ИЛИ. Они называются риском в 0
и риском в 1, соответственно.
47
Известен метод анализа существования состязания в ФЭС с ис-
1 1
пользованием матрицы Карно. Последовательность действий состоит в следующем:
‒ построение матрицы Карно по функции, соответствующей
ФЭС;
‒ определение подкубов в ДНФ или КНФ с учетом элементар-
ного базиса ФЭС;
‒ проверка наличия в матрице Карно рядом расположенных
подкубов, соседние единицы или нули которых не охвачены
подкубами.
Если имеются такие 1 (или 0), то при соответствующих им
изменениях входных сигналов они могут привести к появлению
ложного 0 или ложной 1.
Пример 3.1. Для ФЭС ДУ, реализующей логическую функцию
f(x1,x2,x
)=
3
1x2
˅ x
1x3
,
матрица Карно представлена в табл. 3.3.
Таблица 3.3
Матрица Карно функции f(x1,x2,x
x2x
x
1
) =
3
3
1x2
˅ x
1x3
00 01 11 10
0
1
Две соседние единицы, соответствующие входным наборам
111 и 011, не охвачены единым подкубом. Это означает, что при
смене входных наборов 111 в 011 или 011 в 111 возможно появление сигнала ложного 0 на выходе ФЭС.
48
Для исключения «риска в 1» надо в реализуемую ФЭС функции
f(x1,x2,x3) добавить элементарную конъюнкцию, отражающую допол-
нительный подкуб, охватывающий рассматриваемые единицы:
f(x1,x2,x3) =
x x
1
2
˅ x
1x3
˅ x
1x2
.
Данная функция свободна от риска в единице.
Возвращаясь к анализируемой ФЭС, рассмотрим следующий
п. 7 алгоритма анализа ФЭС, связанного с определением возможности возникновения состязаний сигналов.
Под состязанием сигналов понимается неоднозначное протекание переходного процесса в схеме, вызываемого случайными отклонениями значений задержек сигналов в схеме в путях прохождения их, случайным разбросом моментов изменения сигналов на
нескольких входах логических элементов.
Согласно методу анализа существования состязания по матрице Карно, построим ее для минимизированной ФЭС (см. рис. 3.4) и
определим все максимальные подкубы (табл. 3.4).
Таблица 3.4
Матрица Карно минимизированной ФЭС
анализируемого дискретного устройства
без памяти
Проверяем, все ли соседние «1» покрываются подкубами.
Единицы в подкубах, обведенные треугольниками и прямоугольниками, представляют изменения соответствующих им входных наборов сигналов, при которых возможны появления на выходе
z1 ложного нуля.
49
Такие изменения связаны со следующими наборами:
0001 → 1001 или 1001 → 0001,
а также:
1100 → 1101 или 1101 → 1100.
В рассматриваемой схеме (рис. 3.4) при подаче наборов входных сигналов возникают ложные сигналы, показанные на временной диаграмме (рис. 3.6).
Создает ложный ноль на выходе
последовательная подача
входных наборов: 1001 → 0001.
Другие изменения не создают ложного нуля. Временная диа-
грамма, демонстрирующая возникновение состязания на выходе
ДУ без памяти, приведена на рис. 3.6.
Рис. 3.6. Временная диаграмма изменений сигналов на входах ФЭС,
которые приводят к состязаниям сигналов и ложному нулю на выходе z
50
Соседние файлы в предмете [НЕСОРТИРОВАННОЕ]