Подрежим x1.

В подрежиме X1 используются дважды-буферированный выход и нефиксируемый вход. Данные записываются в последовательный интерфейс, как два байта. Первый (старший) байт записывается в регистр данных порта A, после этого в регистр данных порта B записывается младший байт. Записанная информация (16 бит) автоматически загружается в выходные регистры.

Регистр управления порта A вместе с сигналами H1 и H2 работает также, как в подрежиме X0 режима 1 (формат PACR соответствует рис.9 и 11). Аналогично подрежиму X0 режима 1 программируется и порт B, с той разницей, что биты PBCR.7 и PBCR.6 установлены в 01 для выбора соответствующего подрежима, и бит PBCR.0 используется для управления битом статуса H3S регистра PSR. При PBCR.0=0, бит статуса H3S устанавливается, если хотя бы один выходной буфер портов A и B пуст, и сбрасывается в обратном случае. При PBCR=1, бит статуса H3S устанавливается, если пусты оба выходных буфера портов A и B, и сбрасывается в обратном случае.

Рис.10 Параллельный интерфейс в режиме 1 (однонаправленный 16-разрядный режим).

PACR7	PACR6	PACR5 PACR4 PACR3	PACR2	PACR1 PACR0
0	0	управление H2	прерывание по H2	управление H1

Примечание.PACR0-PACR5 устанавливаются также, как в подрежиме 1X режима 0 (см. рис.9).

Рис.11 Формат регистра управления порта A в режиме 1.

PBCR7	PBCR6	PBCR5 PBCR4 PBCR3	PBCR2	PBCR1 PBCR0
X	0	управление H4	прерывание по H4	управление H3

PBCR5	PBCR4	PBCR3	Управление H4
0	X	X	H4 вход обнаружения перепада внешнего сигнала H4S устанавливается по активному перепаду
1	0	0	H4 выход (неактивное состояние) H4S=0
1	0	1	H4 выход (активное состояние) H4S=0
1	1	0	H4 выход в режиме взаимного обмена сигналами квитирования H4S=0
1	1	1	H4 выход в режиме импульсного обмена сигналами квитирования H4S=0

PBCR2	Прерывание по H4
0	запрещено
1	разрешено

PBCR1	PBCR0	Управление H3
0	X	прерывание по H3 и запрос на ПДП запрещены
1	X	прерывание по H3 и запрос на ПДП разрешены
X	X	H3S устанавливается при вводе данных

Рис.12 Регистр управления портом B (PBCR) в подрежиме X0 режима 1.

Режим 2.

В режиме 2 представляется возможность двунаправленного ввода/вывода. Данный режим представлен на рис.13. Порт A используется для обычного ввода/вывода без обмена сигналами квитирования и обеспечивает нефиксируемый вход и одиночно-буферированный выход. Отдельные биты порта A могут быть запрограммированы на ввод или на вывод путем установки соответствующих битов регистра направления порта A. Порт B функционирует как двунаправленный 8-битовый дважды-буферированный порт ввода/вывода. Все линии квитирования работают на обслуживание порта B. При этом линии H1 и H2 управляют выводом данных, а линии H3 и H4 - вводом. Текущее направление перемещения данных определяется сигналом H1 и таким образом направление определяется внешним устройством. Регистр направления порта B не влияет на работу данного режима, поскольку возможен только побайтовый ввод/вывод. Также на работу данного режима не влияет информация записанная в полях определения подрежимов работы регистров управления портами A и B.

Выходные буферы порта B управляются уровнем на входе H1. Когда линия H1 находится в неактивном состоянии, работа буферов разрешается и выводы порта функционируют в качестве выходной шины. Следует заметить, что в режимах 2 и 3 отдельным выводам порта невозможно присвоить разные направления перемещения данных (т.е все выводы работают либо на ввод, либо на вывод). Обычно H1 сбрасывается периферийным устройством в ответ на установку H2, что указывает на присутствие новых данных в выходных регистрах. Для принятия данных устройство устанавливает H1, отключая выходные буферы порта B. Линия H1 работает в режиме обмаружения перепада внешнего сигнала.

Дважды-буферированный ввод данных.

Данные, присутствующие на входах порта B, защелкиваются при активном перепаде на линии H3 и размещаются в одном из входных регистров. Бит статуса H3 (H3S) устанавливается, когда во входных регистрах присутствуют не считанные процессором данные. В режимах 2 и 3 линия H4 может быть запрограммирована на выполнение двух функций:

1.H4 может быть выходной линией в режиме взаимного обмена сигналами квитирования. H4 устанавливается, когда порт готов для принятия новой информации и сбрасывается асинхронно после активного перепада на входе H3. Как только один из входных регистров освободится для приема новых данных, H4 переустанавливается. Если оба входных регистра заполнены, H4 остается в неактивном состоянии до тех пор, пока данные не будут считаны процессором.

2.H4 может быть выходной линией в режиме импульсного обмена сигналами квитирования. В этом случае H4 устанавливается, когда порт готов для принятия новой информации (аналогично функции 1), и сбрасывается автоматически приблизительно через 4 такта внешней синхронизации. Таким образом новые данные могут быть записаны во входные регистры, после того, как периферийное устройство обнаружит активный перепад на H4.

Дважды-буферированный вывод данных.

Данные записываются процессором в один из выходных регистров. Периферийное устройство, связанное с портом B, принимает данные устанавливая H1. Бит статуса H1 (H1S) может быть запрограммирован на установку когда пуст хотя бы один из выходных буферов или когда оба выходных буфера не содержат информации. Линия H2 может быть запрограммирована для работы в одном из двух режимов:

1.H2 может быть выходной линией в режиме взаимного обмена сигналами квитирования. H2 устанавливается, когда в выходных буферах присутствует новая (не считанная) информация ??. H2 сбрасывается асинхронно в ответ на установку H1. Если при этом хотя бы в одном выходном регистре присутствует новая информация H2 снова устанавливается. Когда оба выходных регистра заполнены, H2 остается установленным до тех, пока, по крайней мере, один из них не освободится.

Формат регистров управления регистров A и B в режиме 2 представлен на рис. 14 и 15.

Рис.13 Параллельный иетерфейс в режиме 2 (двунаправленный 8-разрядный режим).

PACR7	PACR6	PACR5	PACR4	PACR3	PACR2	PACR1 PACR0
X	X	X	X	режим H2	прерывание по H2	управление H1

PACR3	режим H2
0	взаимный обмен сигналами квитирования
1	импульсный обмен сигналами квитирования

Примечание.PACR1, PACR0 устанавливаются аналогично рис.8.

Рис.14 Формат регистра управления порта A (PACR) в режиме 2.

PBCR7	PBCR6	PBCR5	PBCR4	PBCR3	PBCR2	PBCR1 PBCR0
X	X	X	X	режим H4	прерывание по H4	управление H3

PBCR3	режим H4
0	взаимный обмен сигналами квитирования
1	импульсный обмен сигналами квитирования

Примечание.PACR1, PACR0 устанавливаются аналогично рис.7.

Рис.15 Формат управления порта B (PBCR) в режиме 2.